トランジスタのCgdとCgsの合計はゲート電極と導通時にソース、ドレイン間にできる電流の通路であるチャネルの間にできる並行板キャパシタの容量が大部分で、それにゲート電極とソース電極、あるいはドレイン電極の間の容量で構成されている。微細化されるとゲート電極の面積は減るが、一方、ゲート絶縁膜は薄くなるので、ゲート電極の長さ(チャネル幅)1μmあたりの容量は概ね、1fF程度で一定で推移している。

そして、もう一方の配線容量は、論理回路間を接続する金属配線の寄生容量である。図1.13は2008年のIEDMという学会でIntelが発表した配線の断面の電子顕微鏡写真である。

図1.13 Intelの32nmプロセスの配線の断面写真(2008年のIEDMにおける発表スライドから転載)

この写真では、すべての配線が紙面に垂直の方向に延びているように写っているが、これは断面図を作るための特別な構造であり、一般には、最下層の第1層がX方向なら、次の第2層はY方向という風に、交互に直行した方向の配線が作られる。

このような配線の寄生容量の大部分は、同一の層の隣接する配線との間の容量であり、次いで、上下の層の直交する配線との間の容量となる。このIntelの32nmプロセスの場合、配線のピッチは第1層から第3層では112.5nm、配線の厚みは95nmでアスペクト比は1.7と発表されており、線幅、間隔ともにピッチの約半分である。ということで、密に配線を置くと、図1.14に示すように、ある配線の両側に別の配線があり、その距離は56nmであるのに対して高さは95nmという並行板キャパシタとなっている。Intelの32nmプロセスの配線容量は明らかにされていないが、このような状態の中央の配線では、大体、配線1mmあたり0.2pF程度の容量となる。一方、隣接配線がない状態では、直交する配線の密度にも依存するが、1mmあたり0.1pFというのがおおざっぱな目安である。

図1.14 Intelの32nmプロセスの1～3層配線の模式図

したがって、50μmの長さの配線でPMOSとNMOSトランジスタのチャネル幅の合計が1μmの論理ゲートを4個接続した場合、両側に隣接配線がある場合の負荷容量は0.05(mm)×200(fF)+4(個)×1(fF)=14fFということになる。また、両側とも配線が無い場合は9fF程度となる。ただし、これらの値はおおざっぱな目安であり、本当の設計に当たっては、使用する半導体プロセスや回路設計で決まる値を使用する必要がある。

隣接する配線といっても、ある程度長い配線の場合は全長にわたって同じ配線とは限らず、図1.15に示すようにいくつもの論理回路の出力線に隣接する。この例では、隣接配線1と3はHigh状態であるので、これらの容量は電源側に接続され、隣接配線2はLow状態なので容量は接地側に接続されることになる。しかし、これらの配線のHigh 、Lowが変わればそれぞれの容量の接続も変わってしまう。また、直交する上下の層の配線となると多数の信号線が関係してくる。ということで、配線の寄生容量の相手方の端子がどこに繋がっているかは複雑である。

図1.15 隣接配線との間の容量

しかし、これらの相手側端子となる配線の半分が電源線や状態がHighの信号線であり充放電電流は電源側に流れ、残りの半分がグランド線や状態がLowの信号線であり充放電電流はグランド側に流れるというのは、大局的には正しいと思われる。

図1.16 Clを電源とグランドに半々に容量を接続した場合の充放電パス

図1.16は負荷容量Clを電源とグランドに半々に接続した回路図で、出力XがHighからLowに変化したときの電流の流れを示している。この場合には電源側に接続されたCl/2は電源端子からグランド端子に充電電流が流れるが、グランド側のCl/2はn1を通して放電されるだけで電源、グランド端子の電流には影響を与えない。また、逆に出力がLow→Highと変化する場合は、グランド側のCl/2の充電電流がp1を通して流れ、電源側の容量の放電は電源、グランド端子の電流には影響を与えない。

論理回路の出力はHigh→Lowと変化すれば、次はLow→Highの変化するわけで、1サイクルを通しての消費エネルギーを考えると、図1.10の単純化したモデルでも図1.16のモデルでも同じことになる。また、あるタイミングで、チップの中にはLow→Highの変化をするゲートとHigh→Lowの変化をするゲートが半々とするとチップ全体の電源端子とグランド端子の電流も、図1.10のモデルでも図1.16のモデルでもほぼ同じになる。

ということで、マクロ的にはどちらのモデルでも大差ないのであるが、チップ内でかたまって配置されたバスドライバのようなミクロ的な構造の電源電流と配線抵抗による電圧ドロップなどを考える場合には違いが出てくるので、筆者としては、図1.16のモデルで考えておくべき、あるいは、図1.10のモデルを使いながらも、目的によっては図1.16のモデルを使う必要があると意識しておくことは必要であると思う。

しかし、電源とグランドの両側に負荷容量が繋がっているモデルでは両方の容量への充放電について述べる必要があり、説明が長くなってしまうので、以下の説明でも便宜上、負荷容量は信号ノードとグランドの間に繋がっているというモデル的な説明を行う場合がある。

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