半導体ファウンドリ最大手の台湾Taiwan Semiconductor Manufacturing(TSMC)は、高誘電率膜/金属ゲート(High-k/Metal gate)技術による28nmプロセスをIEDM 2008で発表した(講演番号27.2)。

かねてから開発中の28nm高性能プロセス「28HP」とみられる。2008年10月の時点では、2010年第3四半期に提供を開始すると表明していたプロセスである。

なおIEDM 2008の論文集には32nmの高誘電率膜/金属ゲートプロセス技術が掲載されている。講演内容は28nmプロセスに変更されており、論文集の内容とはまったく違うので注意されたい。

28nmの高誘電率膜/金属ゲートの製造工程は金属ゲートの形成を拡散層よりも先に実施する「Gate-first」である。リソグラフィには液浸ArFリソグラフィを採用した。そのほか、歪みシリコン技術、低誘電率層間絶縁膜とCu配線による多層配線技術などの要素技術を駆使する。

ピッチはアクティブ層が100nm、ゲート層が100nm、コンタクト層が117nm、インターメタル層が90nmである。ゲート長は24nm、ゲート絶縁膜厚は酸化膜換算で0.9nm。

試作したトランジスタの飽和ドレイン電流はnMOSトランジスタが1.36mA/μm(オフ電流80nA/μm)、pMOSトランジスタが0.96mA/μm(オフ電流40nA/μm)である。40nmプロセスに比べ、飽和ドレイン電流は約20%向上したと述べていた。

UHD(超高密度)タイプのSRAMセルで動作を確認した。静的雑音余裕(SNM)は電源電圧が1.0Vのときに260mV、電源電圧が0.85Vのときに230mV、電源電圧が0.7Vのときに195mVである。またHD(高密度)タイプのSRAMセルで2MビットのSRAMチップを試作し、動作を確認した。

信頼性に関してはnMOSトランジスタの正バイアス温度不安定性(PBTI:Positive Bias Temperarure Instability)、pMOSトランジスタの負バイアス温度不安定性(NBTI:Negative Bias Temperature Instability)、層間絶縁のTDDB(Time Dependent Dielectric Breakdown)特性、Cu配線のエレクトロマイグレーション特性、Cu配線のストレスマイグレーション特性のデータを披露し、いずれも実用的な問題はないと表明していた。