Alteraは11月5日(現地時間)、アルゴリズムの最適化と並列化を改善した開発ソフトウェアの最新バーション「Quartus II v13.1」を発表した。

最新バーションは、従来バージョンと比較してコンパイル時間を平均で30%、最大で70%短縮した。また、新たにラピッドリコンパイル機能が追加され、FPGA「Stratix V」のデザイン上で、ソースコードの小さな変更が加えられるようになった。同機能により、事前にパーティションを設定することなく、これまでのコンパイル結果を再利用できるため、性能はそのままでコンパイル時間をさらに50%短縮できる。

さらに、Qsysシステム統合ツール、DSP Builderモデルベースデザイン環境、およびOpenCL向けアルテラSDKにも機能拡張がもたらされている。Qsysシステム統合ツールでは、IPファンクションとサブシステムを自動的に接続することで、FPGAのデザインサイクル全般にわたって、設計期間を削減することが可能なほか、Avalon、ARM AMBA AXI、APB、およびAHBを含む業界標準インタフェースを組み合わせてシームレスに統合することができ、より迅速なシステム開発が可能となる。さらに、Qsysシステムの複数同時表示を可能にするシステム可視化機能により、これまで以上に高い生産性を提供することが可能となり、これにより新しい周辺機器へのコンポーネントの追加や接続などのシステム変更が簡素化されるという。

OpenCL向けSDK(SDK for OpenCL)は、すでに製品版として提供中で、Khronos Groupによって定義されたOpenCL規格の適合テストに合格したFPGA向けOpenCLソリューションとなっている。同製品は、同社推奨ボードパートナープログラムに参加している企業のボードを活用したFPGAの設計や、SoC「Cyclone V」開発ボードを使用する設計において、快適なプログラミング環境を提供する。

DSP Builderデザインツールでは、高性能な固定および浮動小数点アルゴリズムを自社のデジタル信号処理(DSP)デザインに効果的に実装することができる。また、DSP Builderアドバンストブロックセットシステムが、MathWorksの「HDL Coder」に統合できるようになり、設計段階からより多くの選択肢と柔軟性を提供できるようになった。加えて、高速フーリエ変換(FFT)処理の改善には、10GHzのデータレートでのランタイムFFTおよびスーパーサンプリングFFTの可変サイズが含まれており、それによって、この共通DSP機能の実装に高い性能と柔軟性を提供できるようになったとしている。

このほか、クラス最高のIPコア群も含まれており、これにより性能とスループットを維持しながら、レイテンシを70%低減、リソース使用率を50%以上低減することを可能としたとする。

なお、「Quartus II v13.1」のサブスクリプションエディションおよび無償のWebエディションは、同社のWebサイトから入手可能となっており、ソフトウェアサブスクリプションプログラムは、ライセンス料とメンテナンス料を合わせて年間費用として支払うことができる。「Quartus II 開発ソフトウェア サブスクリプション契約」 には、「Quartus II」、「ModelSim Altera Starter Edition」、同社のIPコアで最もよく利用されているIPコア(DSP機能とメモリ)で構成される「IP Base Suite」の全ライセンスが含まれている。年間費用は、米国内販売価格が2995ドル(ノードロックPCライセンス時)。また、OpenCL向けSDKの年間ソフトウェアサブスクリプション費用は、米国内販売価格995ドル(ノードロックPCライセンス時)となっている。