CMOS回路のその他の消費電流

CMOSスタティック回路やダイナミック回路は直流的には電流が流れず、定常状態では電力を消費しないと書いたが、これは90%くらいは正しいが、実は直流電流が全く流れないわけではない。

その1つがショートサーキット電流(あるいはクロウバー電流ともいう)で、トランジスタのスレッショルド電圧Vtが0.2V、電源電圧が1.0Vの場合、ゲート入力を0.5Vにすると、PMOSトランジスタはVg-Vtが-0.3V、NMOSトランジスタはVg-Vtが0.3Vとなり、両方のトランジスタがある程度オンして、電源からグランドに直流電流が流れる。通常の入力論理信号は0Vか電源電圧のVddであるのでこのような中間の電位が入力されることは無いのであるが、入力信号がLow→High、High→Lowと変化する途中では、当然、中間の入力電圧は存在する。

このショートサーキット電流は、図1.40に示すように、入力信号の変化が遅い場合には無視できない電力を消費する。一方、入力電圧の変化速度が速ければ、オンになるNMOSトランジスタのドレイン電流は殆どが負荷容量の放電に使われ、PMOSトランジスタを貫通して流れるショートサーキット電流とはならず、無駄な電力消費を少なくすることができる。従って、一般には各論理回路の出力負荷容量に上限を設けて、あまり信号電圧の変化速度が遅くなり過ぎないようにするという設計ルールを用いることが多い。

図1.40 入力の変化速度がショートサーキット電流に与える影響

もう1つの消費電流はトランジスタの漏れ電流である。理想的なトランジスタはゲート-ソース電位がVt以下であればオフであり電流は流れないのであるが、実際には僅かに漏れ電流が流れる。

Vtと入力電圧の関係はダムの堰堤の高さと水位のような関係で、水位より堰堤が高ければ水は流れないのであるが、実際には水面は熱エネルギーを持つキャリアで波だっており、大きな熱エネルギーを持つキャリアは堰堤を越えて流れてしまう。ということで、オフ状態でも多少の電流が流れてしまう。この漏れ電流は、温度を一定とすると平均的な水位と堰堤との高さの差で決まり、プレナートランジスタでは、差が70~90mV減ると漏れる電流は10倍になる。

電源電圧が5Vの時代はVtは1V程度であった。寸法と電圧を比例的に縮小するデナードスケーリングで、飽和ドレイン電流を比例縮小し、スイッチ速度の改善を続けるためにはVtも比例縮小する必要がある。このため、微細化に伴って現在ではVtは0.1~0.2V程度に低下しており、1Vの時代と比較すると漏れ電流は10億から100億倍に増大している。

ということで2000年台に入ったころから漏れ電流による消費電力が無視できなくなってきた。というか2000年台中ごろには、本来の負荷容量の充放電によるダイナミックな消費電力と漏れ電流による消費電力とが同程度になってきて、このまま微細化に比例した電源電圧とVtのスケーリングを続けて行くと、ダイナミック電力は電源電圧の2乗に比例して減少するが、漏れ電力は指数関数的に増加するので、消費電力の大半が漏れ電流によるものになってしまう。

これでは本末転倒ということで、微細化に伴ってVtを比例して低減するというスケーリングは止まってしまった。その結果、スイッチ速度の改善を続けようとすると、電源電圧も殆ど下げられないということになり、現在では、電源電圧はほぼ1.0V付近で留まっている。しかし、それでもプロセサ全体でみるとリーク電流に起因する電力消費はかなり大きく、削減の努力が行われている。