Lattice、ウェアラブル機器向けFPGAとして「iCE40 Ultra」の省電力版を発表

Lattice Semiconductorは2月3日(米国時間)に、ウェアラブル機器などをターゲットにしたFPGAとして「iCE40 Ultraシリーズ」の省電力版「iCE40 Ultra Lite」を発表した。

同社は昨年7月に、モバイルコンシューマ機器向けのFPGAとしてiCE40 Ultraファミリーを発表しているが、今回発表になったiCE40 Ultra Liteファミリーはその小規模・省電力版という位置づけになる。ターゲットとなるのは、従来のiCE40 Ultraファミリーがターゲットとしていた小型・省電力機器に加えて、最近急速に盛り上がりつつあるウェアラブル機器も視野に入れている(Photo01)。

こうしたマーケットに向け、従来のiCE40 Ultraのさらに省電力版という位置づけにあるのが、iCE40 Ultra Liteという形になる(Photo02)。そのiCE40 Ultra Liteの詳細はこちら(Photo03)。プログラマブルはFPGAである以上当然なのだが、これに関しては「特にウェアラブルのマーケットでは、ASICなりASSPなりを使って数年掛けて作るというのは市場にそぐわず、半年位の開発期間で製品を立ち上げるケースが珍しくない」(同社エリアマネージャの菅原昭治氏)としており、こうしたニーズにはやはりFPGAが適しているという趣旨である。

ここからは具体的な製品の違いである。まずiCE40 UltraとUltra Liteの比較である。端的に言えば、Ultra LiteはUltraと比較してLUTの数を半減させており、これにより消費電力そのものを下げることに成功している。またこれによりパッケージもより小さいものを提供できるようになっている(Photo04。次が「同等と思われる他社製品との比較」(Photo05)である。ここで競合製品として取り上げられているのはおそらくQuickLogicのArcticLink 3 S1と思われる。

実のところArcticLink 3 S1はセンサハブ向けに特化した製品で、9軸センサ内蔵とかいうあたりは逆にiCE40 Ultra Liteよりも優れているので、微妙に目的が違うという気はするのだが、敢えて1000LE(Logic Element)規模のFPGA同士で比較すればこんな感じになるのだろう。ちなみにiCE40 Ultraの場合スタティック消費電流は71μAで、ここから半減させられたのはLUT数の半減などにより、物理的な回路規模を小さくしており、当然その分リークが少なくなるからということであり、製造プロセス(TSMC 40nm)とか内部回路に何か変更があるという話ではないとの事だった。

もう1つ面白いのが、ハードIPの充実である(Photo06)。Photo05に24mA定電流シンク×3、100mA定電流シンク×1、400mA定電流シンク×1という記述があったかと思うが、この24mA定電流シンクはLEDの駆動用であり、これによりフルカラーLED×1を外部回路なしに駆動できる。100mAの定電流シンクはバーコードエミュレーション、400mA定電流シンクはIR LED駆動用ということで、こうした特定用途向けの周辺回路をハードIPの形で実装しておくことで、実装コストと部品コストの両方の節約になるという話であった。

iCE40 Ultra Liteの製品ターゲットをまとめたのがPhoto07である。昨年10月にはシチズンのF100にiCE40が採用された話が紹介されたが、腕時計とか昨今ならSmartWatch系などの実装面積が限られる用途、あるいは低価格性が強く求められる用途向けということになるだろう。また開発を促進するため、定番アプリケーションをLatticeの方で用意しており、これを利用して迅速なアプリケーション開発も可能としている(Photo08)。

さて、説明はこの程度であるが以下にもう少し補足を。Photo09がiCE40 UltraとiCE40 Ultra Liteのスペック一覧となっている。基本的にはLUT数が半減しており、これにあわせてBlock Memoryと、さらにDSPブロックを丸ごと省いてしまったのがiCE40 Ultra Liteという位置づけだ。これに関しては、Ultra LiteではDSPによる高速処理といった用途は狙わない(そうした用途のニーズは既存のiCE40 Ultraでカバーする)ということである。実際、スマートフォンに内蔵するなどの用途(これによる出荷量はiCE40ファミリーではかなり大きな比率の模様)ではDSPを使う場合もあるが、簡単なセンサハブ的な用途であればDSPが必要ない場合も多く、そうしたケースではむしろDSPを省いて消費電力とコストを節約したほうがメリットが多いという判断らしい。またセンサハブについても、昨今のセンサはインテリジェンス化が進んでおり、I²Cで直接接続というケースが多いのでI²Cは2系統残しており、逆にSPIの高速性が必要なニーズは少ないということでiCE40 Ultra LiteではSPIは落としたとの事。

またConfigurationは内部のメモリからロード可能(このため、Power Onで直ぐに立ち上がり、また外部にConfiguration Memoryを用意する必要はない)だが、これはFlash MemoryではなくOTPとの事。実際のところまだ40nmプロセスではEmbedded Flashは現実的ではない(TSMCは2012年にルネサス エレクトロニクスと共同で40nmプロセス向けにEmbedded Flashを共同開発する事を発表しているが、まだ量産に載せられる状況にはなっていない)し、Embedded FlashはOTPよりも大きくなるから、コスト面で不利である。これについては、より大規模なFPGAであれば煩雑にFirmware Updateを掛けるといった事が考えられるが、iCE40 Ultra/Ultra Liteの規模ではそうした事は考えにくいと判断されることもあって、OTPで良いと判断しているそうだ。

ちなみに開発段階ではOTPのShadowとなるSRAMがあり、ここにConfigurationを書き込んで起動する形で行い、開発が完了したらそのConfigurationをLatticeの方で書き込んで出荷する形になるという。OTPをユーザーが書き込むことも「不可能ではない」(推奨はしていない)そうで、理由は? というと「数百万個のFPGAをミスなくお客様が書き込む、というのは非常に大変だから」(菅原氏)だそうだ。ちなみにこのOTP Shadow SRAMそのものはアプリケーションエンジニアからは不可視になっているそうだ。

パッケージもちょっと面白く、iCE40 Ultraでは36ballのWLCSPのみだが、iCE40 Ultra Liteでは16ballのWLCSPと36ball BGAの2種類で、この36ball BGAでは0.4mmピッチになっている。これは一部のお客様の中には、0.35mmピッチだと実装できない場合があったから、という事だそうだ。

iCE40 Ultra Liteは現在はES段階であり、量産は今年4月からを予定している。開発環境は、現状のiCEcube2は未対応で、Control Packを追加することでサポート可能という状態だが、4月の量産のタイミングでは正式にサポート予定との事だった。また価格はHigh Volume(数百万個単位)では50セント未満で、これはiCE40 Ultraと変わらない。iCE40 Ultra Liteの場合、ダイコストはiCE40 Ultraの半分近いが、パッケージコストは大差ないので、潜在的にはiCE40 Ultraの1～2割減というあたりの価格は可能であろうが、むしろ省電力性の方がiCE40 Ultra Liteの武器になってゆくと思われる。