SuVoltaのPowerShrinkテクノロジを探る

この問題に対する手段として有効と考えられているのが、図1に示すFDSOI(Fully Depleted Silicon On Insulator)や図2に示すFinFETなどの構造である。

これらの構造ではチャネル領域に不純物が殆ど入っていない非常に薄いシリコン層を使い、完全空乏化した状態で使うので、RDFの影響が殆ど無くスレッショルド電圧のバラつきを小さく抑えることができる。その代わり、実用的なスレッショルド電圧を実現するためには適当な仕事関数を持つ金属をゲートに使用する必要がある。

なお、図2のFinFETのソースとドレインは紙面の手前と奥の方向に存在する。また、FinFETではゲートが両側にあるので、シリコンFinの厚みはFDSOIのシリコン層の2倍の厚みで良い。

SuVoltaのPowerShrink技術のカギはDeeply Depleted Channel(DDC)というトランジスタ構造であり、この構造によりスレッショルド電圧のバラつきを抑えることができ、その分、電源電圧を下げることができると発表されているが、具体的にどのような構造であるかはプレス発表では明らかにされていない。

しかし、実はこの技術は2011年3月31日に出願された" Electronic Devices and Systems、 and Methods for Making and Using the Same"という同社の特許出願に詳しく記述されている。

この図3の構造で、102がゲート電極、128がゲート酸化膜、104と106がソースとドレインである。そして、132と書かれたSDE(Source Drain Extension)があり110がチャネル領域である。この構造は一般的なものであり、取り立てて目新しいところはない。しかし、DDCはこのチャネル領域110とその下のスクリーン112と書かれた領域にその秘密がある。

FDSOIではチャネル部分のシリコン層の厚みをゲート長Lgの1/3程度かそれ以下に抑えてゲートの下の空乏層が完全にシリコン層の下まで届くようにする。また、FinFETの場合もFinのシリコンの厚みをLgと同じかそれ以下にして、シリコンが完全に空乏化するという構造にする。 図4に示すように、Deeply Depleted Channelの名の通り、ゲート酸化膜直下のチャネル領域は非常に不純物濃度の低い層であり、空乏層(Depletion Layer)が深い領域まで伸びる構造となっている。このため、トランジスタ本体は厚い空乏層に囲まれ、FDSOIトランジスタと類似の状態になる。このため、DDCもRDFの影響が小さく、Vtのバラつきを抑えられると考えられる。

特許出願には、バルクトランジスの特性のバラつきを示す図5とDDCトランジスタの特性のバラつきを示す図6が載っており、SuVoltaでは、通常のバルクトランジスタと比較するとVtのバラつきは1/2～1/3と言っている。

このような小さいVtバラつきを実現するため、図7のように、チャネルからスクリーニング領域の構造に工夫が凝らされている。

DDCトランジスタのチャネル領域はゲート絶縁膜に近い方からUndoped領域、Vtチューニング領域、そしてRDFスクリーニング領域となっており、特許出願に記載された例では、以下のようになっている。

Undoped領域は不純物が殆ど入っておらず、容易に空乏化する。また、不純物との衝突によるキャリアの散乱がなく移動度が高いので大きなドレイン電流が得られるというメリットがある。

FDSOIなどではチャネルの不純物濃度を変えてVtを調整することができず、適当な仕事関数をもつ金属を使って所望のVtを実現するということになる。試作されたDDCのゲートが伝統的なポリシリコンを使っているのかメタルであるかは不明であるが、DDCもFDSOIと似た動作メカニズムであるので、メタルゲートを使っている可能性はある。しかし、DDCにはFDSOIにはない特徴がある。Undoped領域の下にはVtチューニング層があり、この部分の不純物濃度を変えることによりある程度、Vtの値を調整することができる。従って、メタルゲートが必要としても、その材料の選択には幅ができ、やりやすいと思われる。

そして、その下には高ドープのRDFスクリーニング領域がある。この層は空乏層の伸びをここで抑える役目がある。Thompson CTOは、これらの層の厚みとドーピングのコントロールが重要と述べており、これらの層の成長にはALD(Atomic Layer Deposition)のような高い精度をもつ形成法を使っているという。その結果として造られた不純物分布の一例が特許出願に記載されている。