Taiwan Semiconductor Manufacturing(TSMC)は7月2日、「TSMC 2010 Japan Technology Symposium」を開催、それに併せて報道陣向けの市場動向および技術の説明会を7月1日に開催した。

TSMCジャパン代表取締役社長の小野寺誠氏

同説明会には、日本法人であるTSMCジャパン代表取締役社長の小野寺誠氏と、本社R&D担当副社長兼CTOのJack Sun氏が出席し、小野寺氏がビジネス概況を、Sun氏が技術の説明を行った。

半導体市場の動向としては、2010年の市場予測が2009年初頭から、順に高まってきており、現在は24%程度が市場のコンセンサスとなっており、「TSMCとしても30%の成長を予測している」(小野寺氏)と、高い成長を見込んでいる。また、2011年は前年の高い成長の結果、7%程度の成長となり、「2012年から2014年までの平均成長率は4.2%程度のなだらかなものとなる」(同)と、緩やかな成長へと移行していくとの見方をしめした。

2010年と2011年の市場成長率予測の変遷(後ろになるほど、2010年の成長率が上がっていっている)

その理由としてはアプリケーションのコンシューマ市場へのシフトや新興国へのシフトによるASPの下落、電子機器に占める半導体割合の変化がほとんど起きない、そしてMooreの法則の鈍化が挙げられたが、特にプロセスの微細化に関しては、テクノロジーノードとゲート長のサイズが近づいてきているほか、リーク電流の増加による熱問題への対応、プロセス微細化に伴う設計開発コストの増大や工場の建設コストの増大などが上げられた。設計開発コストは、130nm比で22/20nm世代で14倍、プロセス開発コストで7倍、そして450mm対応工場は150mmウェハ工場比で25倍のコストがかかるという。

この結果として、それだけの負担に耐えられなくなって、先端プロセスを開発し、それを量産ラインへと適用するメーカーは減っていくこととなる。「それでもTSMCは開発、量産を継続して行っていく」(同)という意思を固めており、この4年間で研究開発人員は3倍に、開発コストも2倍に引き上げられた。また、生産能力の増産にも意欲を見せており、Fab12(300mm対応)のフェーズ5は2010年第3四半期に設備導入される予定のほか、Fab14(300mm)のフェーズ4が2011年第1四半期に同じく設備を導入する計画。そのほか、3番目の300mmウェハ対応拠点としてFab15のフェーズ1の建設も並行して進められている。

調査会社によるそれぞれのプロセスにおける量産ラインを保有するメーカーの数の推移(数の正否はともかく、数が減っていくこと自体は間違っておらず、そのため残されたメーカーがより先端プロセスに向けて増大する開発負担を背負っていかなくてはならなくなる)

こうした取り組みに併せて、同社はカスタマなどとの関係も「イノベーションの継続のためには、これまで以上の緊密かつデバイスの設計を開始する前からのコラボレーションが必要となる」(同)としており、電子機器を作り上げるためのあらゆるものを内包するようなプラットフォームの構築に向けた取り組みをあらゆるポジションの人たちと進めていくとした。

電子機器を作ることに向けた全般的なプラットフォームの構築やMore than Mooreへの取り組みによる多彩性の確保により、今後も半導体に関わるすべての人々がWin-Winになることを目指す

TSMCのR&D担当副社長兼CTOであるJack Sun氏

一方のSun氏は、28nmプロセス以降の同社の取り組みについて言及した。

同社の28nmプロセスは4タイプが用意される。すでにSiONを用いた「CLN28LP」がリスク生産のタイミングを果たし、本格量産を目前に控える状態になっている。残りの3つはHigh-K/メタルゲート(HKMG)を採用したもので、パフォーマンス重視の「CLN28HP」、低リーク電流で広いレンジをカバーする「CLN28HPL」、モバイル用途向け「CLN28HPM」の順に2010年第4四半期、2011年第1四半期、2011年第4四半期からのリスク生産を予定している。

28nmおよび20nmプロセスのロードマップ

22nmをコストメリットの観点からスキップした同社だが、その次世代プロセスとなる20nmは2012年の後半にCLN20Gのリスク生産を開始する予定としている。

20nmプロセスでは、プレーナタイプのCMOSプロセスが維持される。FinFETなどの3Dトランジスタは「それ以降のプロセスで、GeチャネルやIII-V on Siなどの技術が取り入れられ、最終的にはナノワイヤ技術などが用いられるだろう」(Sun氏)とのロードマップを示した。

各プロセスで採用された(される)技術のロードマップ

また、露光技術に関してはとりあえず現状のArF液浸露光を中心に、20nm世代で次世代露光技術(NGL)として、マルチEB直描(MEBDW)やEUVも検討される。ただし、EUVについてはASMLのプリプロダクションツール「TWINSCAN NXE:3100」が導入されるが、「どちらもコストとスループットが課題で、どっちでもその2つの課題が許容範囲と認めらるのであれば、採用していく方針」(同)とした。

NGLに期待はTSMCとしてもしているものの、そのコストとスループットがやはりネックになっている。だからといって、体制が整うまでArF液浸によるトリプルパターニングと強力なOPC(光近接効果補正)でなんとかしよう、というつもりもなく、EUVでもMEBDWでも積極的に推進していきたいとした

このほか、3D-ICやMore Than Mooreに向けた各種技術については、「Mooreの法則が鈍化する時代になると、パッケージが重要な位置を占めることとなる」(同)との見方を披露。今後はSiのインタポーザを活用して小さなダイへの統合が図られるようになり、「最終的にはロジックの上にさまざまなダイを3Dでスタックすることとなるが、その実現にはまだまだ課題が多く残されている。我々としては、多くのメーカーなどとの協業で乗り越えられると信じている」(同)と、やはりコレボレーションが鍵になるとの見方を示した。

3D ICのロードマップイメージ

そうしたコラボレーションはさまざまな分野で進められており、同社が28nmプロセスで採用したRestricted Rules(RDR)などもその成果の1つだという。

2010年2月に開催された「TSMC 2010 Executive Forum on Leading Edge Technology」でもRDRの説明は行われているので、詳細はそちらを参照していただきたい

また、「20nmよりも微細なプロセスで導入される技術を考えると、さまざまなコストが跳ね上がることとなる。これを抑えるためには、産官学の連携なくしては不可能」(同)とし、ウェハサイズの450mm化を進めることで、ウェハコストの2～3割削減、および製造などに占めるエネルギーコストの削減を実現したいとしており、「プロセスの微細化に伴い、さまざまな課題が出てきて大変にはなっていくが、成長のためには多くのチャンスも出てくる。日本の企業とも緊密な連携を図ることで、皆が良い方向にいけるよう努力をしていくつもりだ」(同)と日本企業も積極的にTSMCとの協業を進めていってもらいたいという希望を強調した。

ウェハサイズを大きくして1枚からの取れ数を増やせば、ウェハコストの低減は可能となるが、メモリやCPUといった単一製品なら何十万個という数もわかるが、SoCなどの少量多品種品でその理屈が果たして通るかどうかは不明。シャトルサービスのようにウェハの部分ごとに違うデバイスを製造するということも考えられるが、450mmへの対応は未だ不透明な部分も多いので、450mm化そのものの現実味も含めてどうなるかがまだまだ分からないというのが正直なところ