富士通研究所ら、サーバ間の光通信向け次世代56Gbps送受信回路を開発

 

富士通研究所とソシオネクストは2月1日、サーバやスイッチで使用される半導体チップと光モジュール間のデータ通信において、従来比2倍高速となる1チャネル当たり毎秒56ギガビット(Gbps)の通信速度の送受信回路を開発したと発表した。両社は、開発した技術をサーバやスイッチのチップと光モジュール間のインターフェース部などに適用し、2018年度の実用化を目指すとしている。

従来の送受信回路においては、劣化した信号を補償する回路であるDFE(Decision Feedback Equalizer)と、入力信号のタイミング誤差を検出する回路であるCDR(Clock and Data Recovery)の占める消費電力が、送受信回路の全消費電力の約3分の2と大きく、これらの消費電力を低減することが課題だったという。

これまで、DFEは伝送線路によって劣化した波形を入力として、異なるしきい値+αと-αを持った別々の判定回路でビット値を判定し、1ビット前に処理したビット値が0であれば-α、1であれば+αのしきい値を持った判定回路の結果を選択することで劣化した信号を補償。CDRは、入力信号を観測することで、入力信号の波形が最大の振幅となった時にDFEが信号を取り込めるように、DFEの動作タイミングを調整していた。

従来構成の送受信回路とDFEによる信号劣化の補償

今回、CDRの消費電力を削減できる、新たなタイミング誤差検出方式が開発された。DFE演算後の波形を分析した結果、連続する3ビットの入力信号が100または011となる場合に、DFEの2つの判定回路における結果を比較することで、DFEの動作タイミングの進みや遅れを検出できることが判明したという。これにより、連続する3ビットの入力信号が100または011となるときだけタイミングを検出する、新しいタイミング検出方式が開発された。

新規構成の送受信回路と新規方式でのタイミング調整

今回開発されたタイミング検出方式により、従来必要であったCDRの入力信号のタイミング判定回路を削減でき、加えて、DFEとCDRでタイミングが異なっていたために別途必要だったクロック線などの配線も不要に。これにより、従来と同じ消費電力で2倍高速となる、56Gbpsの送受信回路の開発に成功したという。

本技術により、従来に比べて消費電力を増加させることなくチップと光モジュール間のデータ通信を高速化し、また、光モジュール通信のOIF次期規格にも対応していることから、現行の28Gbps規格で400Gbpsイーサネットを構築する場合、16個の送受信回路が必要なのに対して、本技術では半分の8個で実現でき、光モジュールの小型化・低電力化も期待できるとしている。

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