Static Timing Analysis

Project : Design02
Build Time : 07/30/13 13:25:23
Device : CY8C4245AXI-483
Temperature : -40C - 85C
VDDA : 3.30
VDDD : 3.30
Voltage : 3.3
Expand All | Collapse All | Show All Paths | Hide All Paths
+ Timing Violation Section
No Timing Violations
+ Clock Summary Section
Clock Domain Nominal Frequency Required Frequency Maximum Frequency Violation
ADC_SAR_Seq_intClock(FFB) ADC_SAR_Seq_intClock(FFB) 3.000 MHz 3.000 MHz N/A
CapSense_CSD_Clk1(FFB) CapSense_CSD_Clk1(FFB) 1.000 MHz 1.000 MHz N/A
CapSense_CSD_Clk2(FFB) CapSense_CSD_Clk2(FFB) 12.000 MHz 12.000 MHz N/A
CyHFCLK CyHFCLK 24.000 MHz 24.000 MHz N/A
CapSense_CSD_Clk2 CyHFCLK 12.000 MHz 12.000 MHz N/A
CapSense_CSD_Clk1 CyHFCLK 1.000 MHz 1.000 MHz N/A
ADC_SAR_Seq_intClock CyHFCLK 3.000 MHz 3.000 MHz N/A
UART_SCBCLK CyHFCLK 115.385 kHz 115.385 kHz N/A
I2C_SCBCLK CyHFCLK 1.600 MHz 1.600 MHz N/A
CyILO CyILO 32.000 kHz 32.000 kHz N/A
CyIMO CyIMO 24.000 MHz 24.000 MHz N/A
CyLFCLK CyLFCLK 32.000 kHz 32.000 kHz N/A
CySYSCLK CySYSCLK 24.000 MHz 24.000 MHz N/A
I2C_SCBCLK(FFB) I2C_SCBCLK(FFB) 1.600 MHz 1.600 MHz N/A
UART_SCBCLK(FFB) UART_SCBCLK(FFB) 115.385 kHz 115.385 kHz N/A