富士通研究所は2月23日、今後のサーバやスパコンのCPU間大容量データ伝送の実現に向けて、多並列化が可能な光送受信回路を開発したと発表した。
詳細は、2月22日から米国サンフランシスコで開催されている「国際固体素子回路会議ISSCC 2015(IEEE International Solid-State Circuits Conference 2015)」にて発表される。
データの大容量化に向けては、高速化と高密度化の両立が必要だが、高速化によってCPUと光インターコネクト間の接続でノイズによる波形劣化が顕著になる。高速動作を阻害するノイズとして、時間方向に波形がぶれる現象が発生するため、信号を処理する際のタイミングが合わなくなる。この修復には、時間方向の波形劣化を修正する回路も含めた回路全体の高密度化技術が要求される。現状では、光素子の駆動回路は複数チャネルを1つのICに集積化できているが、時間方向の波形の修復を行うリタイマ回路には、高速な発振回路があり、コイルを内蔵することから互いに干渉するため0.5mm以上の配置間隔が必要だった。このため、複数のチャネルの回路を集積化した場合、これが小型化を妨げる大きな要因となっていた。
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時間方向のノイズ |
そこで今回、リタイマ回路間の相互干渉を低減し、0.25mm間隔で配置可能な回路を実現したという。具体的には、挙動が複雑であり、これまで明確化されていなかった発振回路のコイル間の相互干渉を定式化し、それを回路シミュレータに組み込むことで、リタイマ回路に与える動作ノイズの影響をシミュレーションにより数値化した。さらに、シミュレーションのモデルに対して、コイルの相互干渉の影響が小さくなる約10個の設計パラメータを抽出し、各パラメータを変更して最適な値を算出した。これにより、リタイマ回路間の干渉による変動に追従可能な速度で電流の増幅量を調整するゲイン調整回路を開発した。これらの技術を用いて、リタイマ回路のピッチを従来の0.5mm以上から0.25mmまで縮小することに成功し、光送受信回路を構成する光素子、光素子の駆動回路、リタイマを同ピッチで配置することが可能となり、光送受信回路の多並列化を実現した。
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試作した4チャネルリタイマ集積化光送受信チップ |
そして、タイマ回路を集積化した光送受信回路と光素子を4組並列動作させる実験では、100Gbpsの伝送を確認した。同技術により、リタイマ回路と光素子が小型化され、高密度の光インターコネクトが実現できる。さらに、リタイマ回路と光素子を16組使えば、400Gbpsの次世代光インターコネクトを実現でき、次世代スパコンなどでの400Gbpsの大容量データ伝送が可能になる。今後は、より大容量のサーバ間光インターコネクトの2016年度の実用化を目指し、小型光インターコネクト技術の開発を行っていくとコメントしている。
