Cadence Design Systemsは9月4日(米国時間)、DDR4 SDRAM PHYおよびメモリコントローラ用設計IP製品が、TSMCの28HPMおよび28HPプロセスで実証されたと発表した。

今回、DDR4規格の暫定仕様に基づいた複数バージョンのDDR PHYとコントローラIPを28nmプロセス上にて実装したテストチップを入手し、キャラクタライズ作業を行った。

2012年後半、JEDECより正式リリースされる予定のDDR4規格は、DDR3比で動作周波数が50%向上、メモリ容量が倍増されると同時に、転送ビット当たりの消費電力が40%削減されることが期待されている。

シリコン上で実証された同社のPHYファミリは、DDR-2400の暫定仕様で規定されたデータレートを超えるDDR4 PHYの高速実装が可能となり、現行のDDR3/DDR3L規格との互換性を保ちながら、次世代のコンピューティング、ネットワーキング、クラウド向けインフラおよびホームエンターテインメント機器の要求事項への対応を実現する。また、DDR-1600/DDR-1866 DDR3規格により定められたデータレート、および低消費電力向けLPDDR2規格の最大データレートを超える性能を達成することが可能となり、モバイル機器向け低消費電力PHYの実装が、TSMCの28HPMシリコン上で実証されたとしている。なお同IPは、すでに提供が開始されている。