Virage Logicは、中国Semiconductor Manufacturing International(SMIC)との協力関係を拡大し、65nm LL(Low-Leak)プロセスにおいても提携することを発表した。

同合意により、SoC設計者は、Virageの「SiWareメモリ・コンパイラ」、「SiWareロジックライブラリ」、「SiPro MIPI」および「Intelli DDR IP」をSMICの65nm LLプロセスで利用することが可能になる。

SiWareメモリおよびSiWareロジックは、現在20社以上のカスタマの40nmプロセス製品で使用されているIPで、先端プロセス向けに電力最適化が施されたメモリにより、静的・動的電力消費を最小限に抑えることが可能だ。

SiWare High-Densityメモリ・コンパイラは絶対最小面積のメモリを生成するよう最適化されているほか、SiWare High-Speedメモリ・コンパイラは、設計者が最も厳しいクリティカルパス要件を達成できるように設計されており、すべてのSiWareメモリは、VirageのSTAR Memory Systemによりサポートされている。

一方のSiWareロジック製品ラインは、マルチチャネルやマルチしきい値設定が可能で、歩留まりが最適化されたHigh-SpeedおよびHigh-Densityスタンダードセルを提供する。これらのライブラリは、複数の派生セルやドライブ能力などを含む1100のベースライブラリで構成されており、面積や電力を無駄にすることなく、迅速なタイミング・クロージャを達成することができ、これらのセルは、性能は密度を最大化するよう設計されている。

SiPro MIPI IPである DSI(ディスプレイ・シリアルインタフェース)/CSI(カメラ・シリアルインタフェース)コントローラ、およびD-PHY IPは、最適化された電力、面積、歩留まりと性能を提供する。同IPは、カメラやディスプレイとの接続機能を持つモバイル電子アプリケーションにシームレスな相互運用性を提供するため、デバイスICによりシステム検証がされている。65nm LP(Low-Power)プロセスノードで生産実証済みで、40nm LPプロセスノードでも利用することが可能だ。

Intelli DDRインタフェースソリューションは、DDR1、DDR2、DDR3用の最高性能・最小レイテンシのインテリジェントメモリコントローラ、最小電力・最高バンド幅のMobile SDR、Mobile DDR、Low Power DDR(LPDDR)、LPDDR2メモリコントローラ、高速・フルデジタルのDDR SDRAM PHY+DLL ソリューション、および先端の高度に設定可能なDDR IOを提供するというもの。同メモリインタフェース製品用のIntelli PHY+DLLは、高性能および低消費電力アプリケーション向けに最適化されたオールデジタルDDR PHY+DLL ハードマクロGDSIIソリューションで、同等のアナログソリューションと比べて、最大25%の電力削減および20%の面積削減を実現することが可能となっている。

なお、SMICの65nm LLプロセス向けSiWareメモリおよびSiWareロジック製品は、2010年第3四半期より提供が開始される予定で、Virageはファウンドリ・スポンサーIPプログラムの下、これらの製品をエンドカスタマに直接ライセンスする予定。また、SiWare MIPIおよびIntelli DDRインタフェースIPは、2010年第3四半期より提供を開始する予定としている。