NECエレクトロニクスは24日、NECと共同でシステムLSIの高速化および低消費電力化を目的として独自に開発した誘電率(k)が2.5の分子細孔low-k膜(Molecular Pore Stacking:MPS膜)を65nm CMOSプロセスの配線層間絶縁膜に適用し、GHz処理時の配線寄生容量の測定とプロセスダメージの影響評価を行ったことを発表した。

MPS膜は、ポーラス(多孔質)low-kの1種で、分子サイズの空孔を膜の中に生じさせることにより低誘電率化を図ったもの。これまで、数十MHzでの性能検証が行われてきた。

試作したシステムLSIは、65nm CMOSプロセス採用のシステムLSIで、プロセスダメージ耐性の高いMPS膜を11層のCu配線の配線間絶縁膜として使用した。また、比較には、k値が3.0以上のlow-k材を配線間絶縁膜に使用した11層Cu配線の65nm CMOSプロセス採用システムLSIが用いられた。

その結果、NAND回路から構成される配線負荷型リングオシレータを発振動作させ、GHz領域の動作周波数において比較した場合、LSIの処理性能が12%高速化したことが確認されたほか、同じ処理速度において10%の低消費電力化が確認された。

また、2GHz仕様のSRAMにおいて、寄生容量の低減が図られ、動作電圧の変動マージン(Vdd.min)を6%拡大するといった高信頼性の実現も確認された。

このことより、優れた吸湿性やプロセスダメージ耐性を有するMPS膜が、GHz領域のような高速動作環境下においても安定した高い信頼性を実現できることが確認された。

NECエレクトロニクスでは、今回の検証により、MPS膜が先端LSIの高速化、低消費電力化、高信頼性化の実現に寄与できるとしており、今後、先端LSIでの同膜の採用を検討していくとし、特に32nmプロセス世代以降のLSIや混載DARMやマルチコアを採用した各種電子機器の高性能化の実現に寄与させたいとしている。