【特集】

Phenomで探る、AMD新世代プロセッサの真実 - アーキテクチャ研究編

1 アーキテクチャの変革

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既にレポートもある通り、AMDは昨年公約通りNative Quad CoreであるPhenomを発売した。ただ倍率固定のPhenom 9500/9600はいきなり値段を下げており、本来なら多少プレミア付きで販売される筈のBlack Editionすら比較的安く手に入ってしまう状況は、ちょっと異常と言わざるを得ない。その一方、より上位モデルであるPhenom 9700/9900に関しては、今年第2四半期まで出荷がずれ込むといった話すら出ている。

勿論こうした状況は(既に広く知られている通り)発熱の多さに起因した動作周波数の上がらなさが主要因であり、加えてTLBのErrataが足を引っ張るという形。AMDにしてみれば踏んだり蹴ったりの状況に陥っている訳で、まずはTLBのErrata修正、ついで45nmプロセスへの移行という形でこの苦境を脱したいとしている訳だが、話はそう簡単ではない。ただまぁそのあたりを急ぐ前に、まずはPhenomのアーキテクチャからおさらいをして行きたいと思う。

アーキテクチャの変革

まず、基本的な変更点を少しまとめてみたい。表1は"Software Optimization Guide for AMD Family 10h Processors"のAppendix A.1 "Key Microarchitecture Features"に示された、主要なPhenom(というか、Barcelonaを含むAMD Family 10h Processor")の特徴である。

表1

マイクロアーキテクチャそのものに大変更は無いが、細かくいくつかの変更が行われているのが判る。とりあえず、L3キャッシュとかの話は措いておき、CPUコアそのものの改良として挙げられているのはこちらの項目(Photo01)。分岐予測の性能向上、命令フェッチの帯域倍増、Sideband Stack Managerの搭載、load命令の改良、TLBの性能改善、除算命令の高速化、いくつかの命令の高速化、新命令の追加などが挙げられている。これらについて、検証可能な項目についてもう少し分析してみたい。

Photo01:これはFall Processor Forum 2006におけるAMDのBen Sander氏(Principal Member of Technical Staff)の講演資料より抜粋。

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インデックス

目次
(1) アーキテクチャの変革
(2) 32Bytes instruction fetch (1)
(3) 32Bytes instruction fetch (2)
(4) Sideband Stack Optimizer
(5) Advanced branch prediction
(6) Out-of-order load execution
(7) TLB Opitimization (1)
(8) TLB Opitimization (2)
(9) TLB Opitimization (3)
(10) TLB Opitimization (4)
(11) その他色々
(12) SSE128の搭載
(13) 共有L3キャッシュの搭載 (1)
(14) 共有L3キャッシュの搭載 (2)
(15) Independent DRAM Controller (1)
(16) Independent DRAM Controller (2)
(17) Independent DRAM Controller (3)
(18) まとめ

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