ルネサス、ロジックデバイス向け低消費電力SRAMの回路技術を開発

ルネサス エレクトロニクスは、IoTやホームエレクトロニクス/ヘルスケア機器用ASSPに内蔵することが可能な低消費電力SRAMの回路技術を開発したと発表した。同成果は、「VLSIシンポジウム国際会議(VLSI Symposia 2017)」にて発表された。

同回路技術は、同社が独自に開発を進めてきたデバイス素子のバラつきを抑え、オン電流とオフ電流の比率改善に優れているSOTB(Silicon-On-Thin-BOX)プロセス技術を採用することで実現したもの。同プロセス技術は、従来のシリコン基板上に形成したプレーナ型のトランジスタ構造とは異なり、ウェハ基板上の薄いシリコン層の下に埋め込み酸化膜(BOX:Buried Oxide)層を形成することで、薄膜シリコン層に不純物注入を不要とするドーパントレスチャネルのトランジスタを構成するというもの。ドーパントレスチャネル構造により、トランジスタのしきい値特性バラつきを従来のプレーナ型バルク構造に比べて約1/3に低減することが可能となり、これにより、0.5V程度の電圧で安定した動作ができるようになるという。また、同プロセス技術では、BOX層下のシリコン基板電位を制御することでトランジスタのしきい値特性を変えることが可能であり、内蔵SRAMとして、基板バイアスの印可状態に応じて3つのアクティブ動作モード(通常モード/低電力モード/高速モード)とスタンバイモードを選択できるようにするため、基板バイアスを動的に制御できるオンチップレギュレータ回路も搭載したとする。

この結果、65nmノードを用いた試作品にて、高負荷の演算処理が要求される場合は、通常モードから高速モードに切り替え、基板電位をゼロバイアスからフォワードバイアスに設定することで、読み出しアクセスタイムが従来の4.58nsから1.84nsへと高速化できること、ならびにスタンバイ時には、基板電位にリバースバイアスを与えることで消費電力13.7nW/Mbitを実現できることを確認したという。

さらに、すべでのバイアス条件で安定した動作を保証する必要があるため、設計マージンを確保する必要があるが、この最適化を図ることを目的に、細粒度(小マクロ単位)でワード線の読み出しパルスタイミングの最適化を可能とするレプリカ回路方式を開発。これにより、読み出し動作時のアクティブ電力を最大2割削減することに成功したとする。

なお、同社では、今回試作した内蔵SRAMを搭載したASSPをエナジーハーベスト動作に対応させることで、電池交換が必要ない、メンテナンスフリーのIoT機器開発につなげたいとしている。

SOTBプロセスを採用して試作された65nmノード採用の内蔵SRAM

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