Cadence Design Systemsは10月15日(現地時間)、DDR4/LPDDR4マルチプロトコルIPソリューションを発表した。

同社のDDRコントローラ、およびPHY IPは、最大転送速度3200Mbpsまで対応するため、より高性能なDDR4およびLPDDR4 DRAMが利用可能になったときにもそのまま使用することができ、SoCを再設計する必要がないという。また、マルチプロトコルに対応した単一のIPにより、モバイルおよびエンタープライズ向け用途で、絶えず変動するメモリ要件やシステムコスト要件に容易に対処することができる。さらに、SoCの設計後にも、特定のアプリケーション向けに最適なDRAMサブシステム実装方法を選択することができる。

DDR4は、大容量かつ信頼性の高いDRAMサブシステムが求められるエンタープライズ用途で主に使用されている。また、LPDDR4は、モバイル用途における消費電力/性能の要件を満たしている。一方、消費者向け用途では、従来DDR3 DRAMが使用されてきたが、DRAMの価格低下によりDDR4への移行が進んでいる。将来的には、これらの応用分野での性能に対する要求の増大が予想されるが、LPDDR4の性能レベルも向上が期待されている。今回の新しいIPを使用することで、チップの再設計をしなくても容易にDDR4からLPDDR4に移行することができる。

なお、同ソリューションは、アーリーアダプタ向けに提供が開始されており、一般向けには年内の販売開始が予定されている。