東芝は9月11日、超低消費電力マイコン向けに新たな動作原理を用いた2種類のトンネル電界効果トランジスタ(TFET)を開発したと発表した。

詳細は、9月9～11日に茨城県つくば市にて開催された半導体国際会議「SSDM(International Conference on Solid State Devices and Materials)」にて3件発表された。このうち2件は、連携研究体グリーン・ナノエレクトロニクスセンター(GNC)が実施するグリーン・ナノエレクトロニクスのコア技術開発に基づく、産業技術総合研究所(産総研)との共同研究の成果であるとしている。

近年のスマートフォンに代表される電子モバイル製品の市場拡大および情報量の増大に伴い、チップの低消費電力化に対する要求が急速に増している。このような中、マイコンなどの回路構成素子として、従来の電界効果トランジスタ(MOSFET)とは異なる動作原理をもつTFETに注目が集まっている。TFETは、素子のオン/オフ機構に電子のトンネル効果を利用することから、原理上急峻なオン/オフ特性が得られ、より低い電圧での動作もしくは低いオフリーク電流の実現が可能となるため、超低消費電力回路向けの素子として研究が活発化している。

その一方で、TFETはトンネル効果を利用するため、MOSFETに対し高いオン電流が得られにくいという課題がある。そこで、素子の材料や構造を変えることでトンネル効率を上げるという試みがなされている。とりわけ、昨今では主に高速動作製品向けにIII-V族化合物半導体を適用し、MOSFETに迫るオン電流を追求するという研究が盛んになされるようになった。ところが、現在の汎用CMOSプロセスで採用されていないこのような新規技術の導入は、製造プロセスの複雑さや素子の特性バラつきを増大させる要因となり、TFETの早期実用化が困難になるという課題があった。

そこで今回、TFETを適用する回路を限定し、汎用CMOSプロセスを用いてそれぞれに特化した性能をもつTFET素子を開発した。これにより、TFETの早期実用化が可能となるという。具体的には、極めて低いオフリーク電流を実現しつつ、バラつきとオン電流のバランスを最適化した主にロジック回路向けのTFETと、バラつきの抑制に特化した主にSRAM回路向けのTFETの2種類を開発した。両者ともにSi系TFETとしての性能を最大限引き出すため、縦方向接合の構造を採用した。トンネル接合となるソースとチャネル領域を縦方向に形成することで、ゲート電界と平行にトンネル電流を発生させることができる。このため、TFET構造として一般的な横方向接合より、効率的なゲート電界による制御が可能となる。

ロジック向けのTFETは、接合形成にSiのエピタキシャル成長技術を活用することで、均一かつ急峻な接合の実現を可能とし、バラつきの抑制とオン電流の向上を達成した。特に、エピタキシャル成長中に炭素(C)や燐(P)の不純物を添加することで、その後の製造プロセス(熱負荷)による接合の劣化(鈍化)を抑えることが可能であることを実証した。また、さらなるオン電流の向上を狙い、エピタキシャル層としてSiGe材料を導入した。SiGeは、Siよりも小さなバンドギャップを持つため、トンネル効率を上げオン電流を向上させることが可能となる。ただし、同時にオフリーク電流の上昇を伴う懸念があることから、今回SiとSiGeを組み合わせたヘテロ接合を採用した。この際、CMOS動作を考慮し、N型TFETとP型TFETそれぞれに対するSiGe位置の最適化を実施し、Si TFETと同等のオフリークを維持したまま約2桁のオン電流向上を達成した。エピタキシャル技術やSiGe材料はすでに汎用CMOSプロセスで採用されているものであることから、シームレスな製品展開が可能であるとしている。

一方、SRAM向けには、素子のバラつき対策として、ソース接合レスTFETを開発した。TFETは、ソースとチャネルの接合状態によって大きく特性が変動するため、接合形成プロセスによるバラつきの増加が課題となっていた。そこで、物理的なチャネルは形成せず、一様なソース領域上にゲート電極を形成する新たなTFET構造を提案した。チャネルはソース領域中にゲート電界によって電気的に形成されるため、従来の物理的なチャネル形成によるバラつきを一切排除することが可能となる。今回、サンプルを試作し動作実証を行い、従来のTFETに比べ素子のバラつきを半分に抑えることに成功したという。

なお、今回開発した2種類のTFETと既存のMOSFETを1つのマイコンに集積化することで、トータルの消費電力を1/10以下に低減したチップセットを、2017年頃の製品化を目指し、開発していくとコメントしている。