東京工業大学(東工大)は6月2日、DRAMが搭載された300mmシリコンウェハの厚さを4μmまで超薄化する技術を開発したと発表した。

同成果は、同大 異種機能集積研究センターの大場隆之特任教授らによるもの。ディスコ、富士通研究所、PEZY Computing、WOWアライアンスと共同で行われた。詳細は、6月10~13日にハワイにて開催される国際電子デバイス会議「VLSIシンポジウム2014」で発表される。

研究グループは、ウェハを薄化してから積層し、TSVで直接上下チップを接続配線するバンプレスTSV配線を開発している。同方法を用いれば、バンプが不要になり、薄化プロセスの限界までウェハを薄くすることができる。FRAMやMPUでは、これまでに7μmの薄化に成功していた。

今回、バンプを用いないWOW(Wafer-on-Wafer)積層技術を利用して、2G DRAMが形成された厚さ775μmの300mmウェハを約1/200の厚さ4μmまで薄くすることに成功した。薄化前と薄化した後のリフレッシュ時間の累積故障率が変わらないことを確認し、薄化による新たな原子欠陥が生じないことを実証している。さらに、この薄化プロセスを用いれば、上下積層チップの配線長が従来の1/10以下になり、配線抵抗と配線容量が大幅に低減される。今後、小型でテラビット級の大規模メモリへの応用が期待されるとコメントしている。

4μmまで薄化した300mmDRAMウェハ。このような薄いウェハになると可視光が透過する