Alteraは4月22日(米国時間)、IEEE 754に準拠したハードウェア浮動小数点DSPを20nmプロセス採用のFPGA/SoC「Arria 10」に搭載したほか、14nmプロセス採用のFPGA/SoC「Stratix 10」にも今後搭載していく計画であることを発表した。

Arria 10に搭載されたハード浮動小数点DSPブロック

これまで同社のFPGAなどに提供されてきた可変精度DSPはソフトウェアDSPとして、FPGA内部のDSPブロックとロジックエレメント(LE)を必要としていた。また、ソフトウェア処理のため、DSPの動作クロックも本来発揮できるはずの性能よりも低い200～250MHz程度となっていた。しかし、今回のハードウェアとしてDSPブロックが活用できるようになったことで、ソフトDSPでは必要であったLEを消費することなく、かつ400～450MHzの動作速度(Arria 10の場合)で演算処理を行うことが可能になったという。

従来はDSPブロックに加えLEを消費していたほか、動作周波数も低くなってしまい本来の性能を発揮するのが難しかったが、ハードDSP化によりLEの消費も無くなり、動作周波数も400MHz以上に高められた。ちなみに固定小数点、可変精度DSPとハードDSPはユーザー側でニーズに合わせて選択して使用することが可能だという

このため、すべてのDSPブロックをシステムのデザインとして活用できるようになり、その理論ピーク演算性能はArria 10で1.5GFlops(単精度)、Stratix 10では動作速度がArria 10の2倍に向上させているほか、ロジック、DSP、メモリの高密度化などにより10TFlops(単精度)を実現している。また、サポートしているソフトウェアはOpenCLのほか、DSP Builder、FP Megafunctionとしているが、OpenMPについては、より多くのビジネスがあればサポートも検討していくとしている。

また、既存FPGAファミリの浮動小数点演算の場合、FPGA上で動作するためにアルゴリズムを変換し、動作や精度の検証を行う必要があった。Arria V/Stratix V世代ではソフトウェアDSPを実装したことにより、検証時間などが無くなったものの、精度などの問題が残っていた。今回のハードDSPの搭載により、アルゴリズムを直接マッピングして、高い性能を実現できるようになったほか、IEEE 754準拠のため、検証時間の短縮も可能になるとのことでハードウェアの開発期間としては、従来ソリューション比で6～12カ月の短縮を図ることができるようになるとする。

Arria 10/Stratix 10では開発期間を従来ソリューション比で6～12カ月短縮することができるという

適用アプリケーションとしては、石油/ガス採掘、データセンター、セキュリティ、金融、研究・探査、製造業などを挙げているが、こうした分野は数年前にGPUコンピューティング(GPGPU)勢が自社の演算性能の優位性をアピールしていた分野だ。そうした意味では、今回のハードDSPはGPUコンピューティングに対抗するための取り組みか、と同社担当者に聞いたところ、「GPGPUに比べて電力性能を求める人にとってFPGAはベストのソリューションになりうる機会を提供できるようになった。具体的な数字は言えないが、GPGPU比で3～4倍の電力性能比を発揮できる」とするほか、「アルゴリズムについても、複雑な意思決定を求めるものはFPGAの方が評価を受けていると考えている。Arria 10のハードDSPであっても、デジタル制御系DSPとして多く使われているTIのハイエンドDSPに比べても高い性能を提供できる」としており、少なくとも今回のハードDSPの提供で、単精度の性能はGPGPUからFPGAの方が高くなるといった、かなりGPGPUを意識した回答を述べている。

このほか同社としては、すでにソフトウェアデザインとして実装しているDSPを持っているユーザーなどは、それをそのままArria 10にマイグレーションすることも可能だとするほか、2014年下半期には、そうしたDSPデザインをハードDSPの命令に変換するツールを提供する計画で、Stratix 10をターゲットとしているカスタマでもArria 10で先行して開発することも可能だとする。

同社のFPGA「Vシリーズ」でデザインしたソフトウェアDSPをArria 10に適用できるほか、それを2014年下半期にはハードDSP化できるようになる予定のほか、2015年にはStratix 10のハードDSPとして利用できるようになる計画だとしている

なお同社ではエンジニアの生産性を重視している日本のカスタマにとってもこのハードDSPは適合体の高いソリューションだとの考えを示すほか、次世代DSPとして20TFlopsの演算性能をより低消費電力で実現する計画としており、エクサスケールに向かうHPC分野に対しての選択肢になる良いスタートを今回のハードDSPの提供で切れたとコメントしている。