産総研、3D IC向け多結晶Geトランジスタで5桁を超えるオンオフ比を実証

産業技術総合研究所(産総研)は6月10日、大規模集積回路の3次元積層技術に向けた多結晶ゲルマニウム(Ge)トランジスタが、5桁を超えるオンオフ比を示すことを実証したと発表した。

同成果は、同所 ナノエレクトロニクス研究部門 連携研究体グリーン・ナノエレクトロニクスセンター(GNC) 鎌田善己特定集中研究専門員らによるもの。詳細は、6月11日~13日に京都府京都市で開催される2013 VLSI Technologyシンポジウムで発表される。

積層集積回路の概念図(左)と、試作した素子の断面構造(右)

従来、LSIの高性能化・低消費電力化はトランジスタの微細化によってもたらされてきたが、その結果、副作用であるオフリーク電流の増加や配線遅延の増大、電流駆動力の飽和への対応などに向けた新たなプロセス技術の開発や設備導入が必要となり、次第に微細化が困難となってきている。一方、複数のLSIを積層し、上下のLSI間にTSVやマイクロバンプを導入するなど、3次元的な集積回路を形成する研究開発も進められており、微細化技術によらずに、チップ面積の縮小や高機能化、配線遅延の低減による省電力化などの効果を得ることに成功している。しかし、TSVやマイクロバンプは、現状では配線ピッチが必ずしも十分でなく、高コストであるといった問題点があるため、新たな3次元積層技術が求められており、それらの問題点の解決には、配線を含む集積回路を連続的に多層に形成できる技術(積層CMOS技術)が有望であると考えられるようになってきた。こうした背景から、産総研では、多結晶Geが低温で絶縁膜上に形成可能であることに着目し、多結晶Geによる積層CMOSの開発を行ったとする。

内閣府と日本学術振興会によって運営される最先端研究開発支援プログラム(FIRST)に採択されたプロジェクトを実施するために設立され、富士通研究所、東芝、日立製作所、ルネサスエレクトロニクス、アルバックの5社からの出向研究者および産総研の研究者によって構成されている研究組織「GNC」では、2011年度より、LSIの低電圧動作を目指して、高移動度材料であるGeを用いたトランジスタの研究開発を行ってきたほか、2012年度からは3次元積層技術と融合可能な多結晶Geトランジスタの開発に取り組んできた。

Siトランジスタを積層する場合、下層のCMOS回路への熱影響の問題があるが、多結晶Geは、絶縁膜上に下層のCMOS回路に影響のない低温で形成できるため、順次CMOS回路を積層して、3次元積層集積回路を形成するためのデバイス材料に適している。

今回の研究では、Si酸化膜上に非晶質Geをスパッタリング成膜した後、熱処理して多結晶Geを作成し、それを用いてフィン型トランジスタを試作した。通常のMOSFETと異なり、無接合トランジスタと呼ばれる構成を採用(チャネルとソースドレイン全体が同一濃度のp型で、pn接合が存在しない)。これにより、通常のMOSFETで必要なソースドレイン形成工程を省略でき、低コストで形成できるとする一方、十分な制御特性を得るためには、チャネルの幅を空乏層厚さ以下にする必要があることから、フィン幅を7nmまで縮小させたとする。

今回試作されたGeトランジスタの概念図(左)と断面の透過電子顕微鏡像(右)

ゲート長が40nmの多結晶Geトランジスタの制御特性(ドレイン電流-ゲート電圧特性)を調べたところ、フィン幅が狭くなるにつれて制御特性が向上していることが分かった。フィン幅7nmのトランジスタにおけるドレイン電流の最小値(0.3nA/μm)は、単結晶Geを用いたこれまで報告された中でも最小クラスの値で、低消費電力版のSiトランジスタで要求されるオフリーク電流値(5nA/μm)を下回り、実用化レベルの値といえると研究グループは説明する。また、ドレイン電圧1Vで5桁を超えるオンオフ比が得られているほか、短チャネルトランジスタで問題となるドレイン電圧の違いによるしきい値電圧変動も抑制されていることが確認されたという。

試作されたゲート長40nmのトランジスタの伝達特性(ドレイン電流-ゲート電圧特性)Wはフィン幅を示している

一方、狭フィン構造の場合、ソースドレイン部の電気抵抗が増え、電流値が十分には得られないという問題が生じることから、問題回避のために、Si工程で用いられているサリサイドと同様の工程で、ソースドレインをニッケル(Ni)合金化することで、ソースドレイン部の抵抗を下げたとする。実際にNi合金化の有無によるオン電流の差を調べたところ、ゲート長が短くなり、ソースドレイン部の抵抗成分の寄与が顕著になるほど大きくなっていることが判明。ゲート長が80nmの場合、同工程により電流値が6倍近くに増大し、同じゲート長の単結晶Si-pMOSFET半分程度の電流駆動力に相当する100μA/μmが1V相当の電源電圧として得られたという。

オン電流のNi合金化の有無による違い。ゲート長依存性(a)と、ゲート長80nmのトランジスタのドレイン電流-ドレイン電圧特性の比較(b)。赤線が合金化ありの場合、黒線が合金化なしの場合

なお、今回作製された多結晶Geの移動度は、これまで報告されてきた多結晶Geに対する最大値の3分の1程度の値であり、まだ改善の余地があると研究グループでは説明している。そのため、今後は工程の改善により移動度を向上することで、結晶Siトランジスタと同等以上の性能の多結晶Geトランジスタを、低コストで層間膜上に積層していくことが可能になると期待されるとするほか、n型トランジスタについてもプロセスを確立し、CMOS回路動作を目指すこと、ならびにGeの高移動度特性を生かして、結晶Siトランジスタを超える性能を目指すとコメントしている。



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