ARMは10月11日、電力効率の高いネットワークインフラ/サーバへの今後10～15年間の需要増加に対応するため、キャッシュコヒーレントネットワークIP「CoreLink CCN-504」を発表した。

同IPは、使用可能なシステム帯域幅として最大1Tbpsを提供。これにより、高性能なキャッシュコヒーレントインターコネクトを実現し、ARM Cortex-A15 MPCoreプロセッサと次世代の64ビットプロセッサで構成するメニーコアエンタープライズソリューションに対応することが可能となる。

「CoreLink CCN-504」は、1個のシリコンダイ上で最大16個のコアをサポートする完全にコヒーレントな高性能メニーコアソリューションを実現しており、システム内の各プロセッサが他のプロセッサのキャッシュにアクセスできるようにすることで、異種マルチコアおよび異種マルチクラスタのCPU/GPUシステムでシステムコヒーレンシを可能にする。これにより、オフチップメモリへのアクセスを削減し、時間とエネルギーを節約できる。これは、ARM big.LITTLE処理をベースとするシステムには重要で、コンテンツの作成と消費に必要な性能およびバッテリーの長寿命化に寄与すると同社では説明している。

また、現行世代のハイエンドプロセッサのCortex-A15と将来のARMv8プロセッサの両方に対応する。実績あるAMBA 4 ACE仕様を踏まえ、ソフトウェアコヒーレンシより高電力効率、低レイテンシのハードウェアコヒーレンシにおける経験も生かしているという。

さらに、レベル3(L3)キャッシュとスヌープフィルタ機能が統合された。最大16MBに設定可能なL3キャッシュは、オンチップキャッシュの拡大によって大きな負荷に対応するとともに、低レイテンシのオンチップメモリとして、プロセッサ、高速入出力インタフェース、アクセラレータへのデータ割り当てと共有を可能にする。スヌープフィルタは、コヒーレンシメッセージのブロードキャストを不要にし、さらにレイテンシと消費電力を削減する。

この他同社は、CoreLink CCN-504向けに最適化されたダイナミックメモリコントローラ「ARM CoreLink DMC-520」も発表している。同コントローラはDDR3/DDR3L/DDR4 DRAMなどの共有オフチップメモリに接続する高帯域幅インタフェースを提供しており、2013年に発表予定のARM Artisan DDR4/3 PHY IPを組み込んだ総合的なARM DDR4インタフェースソリューションの一環となっている。

なおCoreLink CCN-504は、リードライセンシであるLSIおよびCalxedaに向けて、すでに提供されており、パートナー製品でのサンプリングは2013年を予定している。