産総研、高性能歪みゲルマニウムナノワイヤトランジスタを開発

産業技術総合研究所(産総研)は6月11日、高性能歪みゲルマニウム(Ge)ナノワイヤトランジスタを開発したと発表した。同成果はナノエレクトロニクス研究部門 研究部門長 金丸正剛氏、連携研究体グリーン・ナノエレクトロニクスセンター 連携研究体長 横山直樹氏、特定集中研究専門員 池田圭司氏らによるもの。

今回、開発に参画した連携研究体グリーン・ナノエレクトロニクスセンター(GNC)は、内閣府と日本学術振興会によって運営される先端研究開発支援プログラム(FIRST)に採択されたプロジェクトを実施するために2010年4月に設立された。富士通研究所、東芝、日立製作所、ルネサスエレクトロニクス、アルバックからの出向研究者と産総研の研究者によって構成されている。GNCでは2011年度より、LSIの低電圧動作を目指して、Ge立体チャネル構造トランジスタの高性能化に関する研究開発を行ってきた。今回の成果は、FIRSTのプロジェクト「グリーン・ナノエレクトロニクスのコア技術開発」の助成により得られた。なお、Geナノワイヤの格子歪みの計測は、明治大学 理工学部 電気電子生命学科 小椋厚志教授らとの共同研究により行われた。

近年、電子情報機器の消費電力低減に関する要求が高まっている。特に、モバイル端末の爆発的な普及や、IT機器の高機能化に伴う消費電力の増大が懸念されている。LSIの消費電力低減の試みは、このような社会的要求に後押しされ急速な進展を見せている。これまでに大きな効果をあげているのは回路構成の改良によるものが主であった。

しかし、LSIの消費電力低減するために、より本質的でかつ波及効果の高い解決策としては、回路を構成する個々のトランジスタに供給する電圧(電源電圧)を低減することが重要と考えられる。これに対し、従来はトランジスタの微細化によって電源電圧を低減してきたが、近年は電源電圧1V程度で低減のペースが鈍ってきている。これは、電源電圧を下げるとトランジスタの動作に必要な電流値が得られない、もしくは、オフリーク電流を抑えきれないといった本質的な問題に起因している。このため、現在の主流である、Siを用いた平面型のチャネル構造を用いる限り改善は困難であり、立体的なチャネル構成の導入や、Siより電子・正孔の移動度の高いGeなどの導入といった研究開発が活発化している。両者の特徴を融合した高移動度立体チャネルトランジスタの開発例もあるが、これまで十分な性能は得られていなかった。

今回試作したトランジスタは、大きな圧縮歪みを持つGeナノワイヤの形成技術と、不純物をドーピングせずに電極と半導体との電気的接触を得るメタルソース・ドレイン技術の2つにより実現した。

図1 歪みGeナノワイヤトランジスタの構成と主たる要素技術

大きな圧縮歪みを持つGeナノワイヤは、酸化濃縮法と反応性イオンエッチングによる細線加工を組み合わせることで形成された。そのポイントの1つが酸化濃縮プロセスにおける酸化時間や酸化温度の最適化で、図2に示すような幅20nm程度のGeナノワイヤチャネルに大きな圧縮歪みを導入することができた。

図2 試作したGeナノワイヤトランジスタ断面の透過電子顕微鏡像(a)と、チャネル断面のGe濃度プロファイル(b)

一般に、歪みが加わると格子欠陥の発生が懸念されるが、今回試作したトランジスタでは、格子欠陥は発生しなかった。現在実用化されている先端のSiトランジスタには、歪み技術が適用されているものもあるが、歪みは1~2%程度。これに比べ、今回得られた歪みは3.8%と大きく、上記の独自手法により可能となった。この大きな歪みによる効果で、Siトランジスタの約8倍、歪みSiトランジスタと比べても約4倍の正孔移動度が得られたという。

図3 試作したGeナノワイヤトランジスタの正孔移動度

通常、ゲート電極下部の電流経路部分やソース・ドレイン部、その近くには高濃度の不純物がドーピングされる。平面型のトランジスタに正常なスイッチング動作をさせるためだが、チャネル中の不純物原子の密度や位置のバラつきによって、トランジスタ特性のバラつきが生じる。回路中のトランジスタに1つでも特性の悪いものが混じると、回路全体の性能が悪化するため、特性バラつきは抑える必要がある。今回、バラつきの低減のために、不純物ドーピングを行わない製造方法を開発した。通常、不純物濃度が低い半導体と金属との接触抵抗は非常に大きく、実用に堪えないが、歪みGeとNiGe合金の接合では接触抵抗が低く抑えられ、実用的な接触抵抗値が得られた。p型Geと金属の接触抵抗が比較的低いことは知られていたが、今回得られた接触抵抗値は、歪みの無いGeとNiGe合金の接触抵抗より一桁程度低かったという。これは、Ge中の歪みの効果による電気的特性の変化によるものと考えられる。

実際には、ゲート電極を形成した後、不純物をドーピングしていないGeナノワイヤにNiを堆積し、熱処理によって電流の出入口であるソース・ドレイン部のGeとNiを反応させ、NiGe合金を生成させてソース・ドレインとした。イオン注入やそれに付随するプロセスが省けるためコストも抑えられる。

これらの2つの技術によってゲート長65nmのp型Geナノワイヤトランジスタを試作。図4に示すように800μA/μm近い電流駆動力が得られた。これは、Geナノワイヤトランジスタとしては世界最高クラスの値となっている。

図4 試作したゲート長65nmの歪みGeナノワイヤトランジスタの電流電圧特性

今後は、デバイス構造やプロセスの最適化を進め、最先端のSiトランジスタのスペックを大幅に上回る電流駆動力を目指す。さらに、実験とシミュレーションを組み合わせて、CMOS回路に適用した場合の電源電圧低減効果などについて明らかにしていく考えだ。

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