東京工業大学(東工大)の角嶋邦之助教と岩井洋教授による研究チームは、シリコンCMOSトランジスタのゲート絶縁膜を薄膜化しながらもリーク電流を削減するプロセス技術を開発したことを明らかにした。2010年6月15～17日に米国ハワイ州で開催された半導体デバイスに関する国際会議「VLSI技術シンポジウム(2010 Symposium on VLSI Technology)」にて発表された。

従来、ゲート絶縁膜としてはSiO₂やSiONなどの薄膜が用いられてきたが、現在、膜厚は1.2nmとなり、直接トンネル減少によるゲートリーク電流の増加が問題となり高誘電率(High-K)絶縁膜の導入が進められている。

High-Kゲート絶縁膜は、誘電率が高く、電気的容量を損なうことなくゲート絶縁膜の物理膜厚を増加することができるため、量子効果による直接トンネルリーク電流を抑制することが可能となるほか、High-Kゲート絶縁膜の薄膜化による高性能化も期待されている。

High-Kゲート絶縁膜の膜厚は、SiO₂に換算した電気的容量に換算した等価膜厚(EOT:equivalent oxide thickness)で表わされ、薄膜化の指標として用いられている。最近ではHigh-K 材料とSi基板との界面に存在する0.5nm程度のSiO₂やSiONの界面層がボトルネックとなり、2020年頃に必要となると予測されているEOT=0.5nmを実現することは困難とされており、現状用いられているHfO₂系に変わるHigh-K材料の検討が進められている。

同研究チームでは、High-Kゲート絶縁膜材料として酸化ランタン(La₂O₃)膜と酸化セリウム(CeO₂)膜を選択、積層することでゲート絶縁膜とSi基板との直接接合を実現し、EOT=0.64nm、ゲート電圧1Vで0.65A/cm²の低リーク電流を実現するプロセスを開発した。

ゲート絶縁膜の薄膜化。High-KとSi基板の直接接合により0.7nm以下のEOTを実現することが可能

La₂O₃膜は熱処理によってSi基板と反応しHigh-K材料であるLaシリケート膜を形成、絶縁膜とSi基板の直接接合を実現するが、高い熱処理温度や高い酸素分圧の下では基板からのSi原子の過剰な拡散により比誘電率が低下し、EOTが増加する問題を抱えていた。一方、CeO₂膜はSi基板との間に0.5nm程度のSiO₂系の界面層を形成する性質を有しており、小さなEOTを実現することが困難であった。

そのため研究チームでは、La₂O₃膜とCeO₂膜を積層して熱処理することでLa原子の基板側への拡散を行い、SiO₂の界面層の形成の抑制とSi原子の過剰な拡散を抑制することでLaCeシリケート絶縁膜を形成、Si基板との直接接合を実現するプロセス技術を開発した。

HfO2、La2O3、CeOx膜およびLa2O3/CeOx積層膜のプロセス中酸素分圧による界面反応の模式図。La2O3/CeOx積層膜で広いプロセス条件で直接接合が実現可能

同プロセス技術を用いることでK＝17.4の比誘電率を得ることができ、2013年に必要とされるEOT=0.64nmでゲートリーク電流0.65A/cm²を得ることができたという。

La2O3/CeOxの積層膜を熱処理した後の構造。High-Kゲート絶縁膜/Si基板の直接接合が実現できていることがわかる。リーク電流はITRSの要求値の1000分の1となっている

なお、この値はITRSのロードマップで要求される値の1000分の1の値であり、研究チームでは、同プロセス技術が製品に用いられるためには、トランジスタの移動度評価や短チャネルデバイスでの実証などの研究が必要だが、今後、今回提案したリーク電流を抑制可能なプロセス技術を活用することで、2020年に必要とされている0.5nmのEOTを低リーク電流で実現する可能性が出てきたとしている。