TSMC、28nmプロセスの設計に対応した設計フローの新版を発表

 

ファウンドリ大手の台湾Taiwan Semiconductor Manufacturing(TSMC)は、同社の半導体設計フロー「Reference Flow」のメジャーバージョンアップ版となる「Reference Flow 10.0」を発表した。

同設計フローは、同社が開発パートナーと推進するOpen Innovation Platform(OIP)の重要な共同コンポーネントの1つで、今回のバージョンでは、28nmプロセスに対応したEDAツールの実用化を促進するための機能などが盛り込まれた。

また、これまでの版がSoCに重点が置かれてきたのと異なり、同10.0ではSiPパッケージ設計、電気的解析、パッケージ抽出、タイミング、シグナル・インテグリティ、IRドロップおよび熱に関するDRCおよびLVSの物理検証を含む、SiP設計ソリューションを導入している。

さらに同10.0で追加された新たな低電力機能としては、パルスラッチ、省電力化のための低電力実装スキームと階層的低電力オートメーションのサポートや、マルチコーナ電力/タイミングの相互最適化、マルチコーナ低電力クロックツリー合成(CTS)、ベクタレス電力解析などが含まれており、より効率的な電力を重視した実装と電力解析を可能にする。

より高い性能を実現するために、先端のステージベースのOCV(On-Chip Variation)の最適化および解析が今回の版で初めて導入されており、カスタマは、余分な設計マージンの排除を目的とした、より現実的なタイミングの考察が可能になる。加えて電気的DFM機能の導入により、「シリコンストレス効果」によるタイミングへの影響の考察が可能となり、結果的に歩留まりの向上が可能になるという。



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