ルネサス テクノロジは6月22日、SiPの開発効率向上のため、設計初期段階から設計品質や放熱対策などの各検証を実施するトップダウン(予測型)設計を実現する「SiPトップダウン設計環境」を開発したことを発表した。
SiPは1つのパッケージ内にSoC、マイコンやメモリなどの複数のLSIチップを実装するため、1チップのSoCで実現する場合に比べパッケージ基板の構造検討や配線設計が複雑となる。また、近年の搭載メモリの高速化、大容量化にともなうメモリとSoC間の信号品質(SI:Signal Integrity)の確保、および高速化による消費電力や発熱密度増大への対応、機器の小型化にともなう放熱対策が重要となり、SiP設計において大きなウエイトを占めるようになってきている。このため、SiPの早期開発のために信号品質を確保しながら、放熱対策などの検証を効率よく行う必要が求められていた。
今回開発された設計環境の特長は主なものとして3つ挙げられ、1つ目は各種要素ツールの設計データベース統合と共通ユーザインタフェースの実現。SiPではチップとパッケージ基板の間はAuなどを用いたワイヤで接続しているが、従来、このワイヤボンド設計やパッケージ基板の配線設計とは別に、電気特性解析や熱解析を独立してしてきた。そのため、各解析実施時にチップや結線関係などの基板情報をそれぞれのツールへ人力で反映する必要があった。今回の環境では、設計データの一元管理、電気特性解析や熱解析への接続容易性を考慮し、設計データベースを統一。これにより、データベースから搭載チップの形状、位置やチップ間の接続関係の情報を抽出し、基板レイアウトツールに接続、さらに基板レイアウトツールからワイヤボンドや基板パターンなどの情報を各解析ツールに接続できるようになり、情報の共通化が容易に図れるようになった。また、これらツールの設定や実行のインタフェースを共通化することで、操作性の向上も図れたという。
2つ目は、大規模パッケージ基板のノイズ解析を設計初期段階での実現。従来、大規模なパッケージ基板の電気特性解析は、解析を実用的な時間で行うために領域を分割して実行していたが、領域の分割の仕方が解析精度に影響するため、解析領域の分割方法自体も検討する必要があった。また、回路シミュレーション実行においてもSoCの駆動力調整など解析条件の組合せが膨大となり、シミュレーション実行環境の構築、実行結果の判定に多くの時間を要し、結果として、設計初期でのノイズ見積もりが困難となっていた。今回の環境では、大規模対応の電磁界解析ツールを導入したことで、解析領域の切出しを不要にし、加えて回路シミュレーションの実行においても、シミュレーション条件の設定や結果判定の自動化を実現、設計初期での電気特性解析によるノイズ見積もりを可能とした。
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大規模パッケージ基板のノイズ解析の例 |
3つ目は、基板レイアウトを考慮した熱解析の実現。従来の熱解析用パッケージモデルの作成は、基板レイアウトデータを参考に人力で作成していたため、熱解析用パッケージモデル開発に期間を要し、モデルの精度にも限界があった。今回の環境では、SiPパッケージ内の配線や電源プレーンなどの導体パターンの占有率(残銅率)や、層の厚さと材質、層間ビア(VIA)数、搭載チップの形状と位置を基板レイアウトデータから抽出し、熱解析用パッケージモデルを自動作成する環境を構築しているほか、チップ内の発熱分布を考慮するため、SoCの消費電力分布を熱解析モデルに反映させる機能も開発した。これによりモデル精度の向上だけでなく、短期間での熱解析を可能とした。
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基板レイアウトを考慮した熱解析の例 |
これらにより、SiP設計に影響を及ぼす信号品質確保のための電気特性解析や放熱対策のための熱解析などを設計初期段階から実施可能となり、設計品質の向上と設計期間の半減を両立できるようになるという。
なお、同社では今後、同設計環境のSiP開発への適用拡大を図り、よりユーザのニーズにタイムリーに応えられる開発ソリューションの構築を進めていくとしている。
