eBeam Initiativeは5月26日(米国時間)、富士通マイクロエレクトロニクス(FML)、D2S、イー・シャトルの3社が進めてきた「design for e-beam(DFEB)」メソドロジを活用することで、性能、チップサイズ、消費電力を犠牲にすることなく、65nmプロセスの少量生産SoCの製造に有効であることが実証されたと発表した。

DFEBは、ソフトウェアと設計技術の組み合わせにより、Character Projection(CP)技術を活用したEB直接描画(EbDW:e-beam direct-write)装置を用いることで、ビームのショット数の削減、スループットの向上を図ろうというもの。

DFEBを用いたSoCのテストチップの推定ショット数は、従来のEbDWを用いた場合に比べ1/10以下に削減しながらも、性能、消費電力、チップサイズはそれぞれの要求仕様を満たすことが確認されたという。今回は、D2SとFMLが設計を担当、イー・シャトルがテストチップの製造を行い、65nmプロセスのDFEBテクノロジの確認が行われた。

また、D2Sは、FMLとともにDFEBライブラリ・オーバレイを開発するとともに、イー・シャトルとアドバンテストとの協力により、EbDWに用いられるステンシル・マスクの作成も行った。

今回の取り組みにより、DFEBのターゲットアプリケーションの1つとしているプロトタイプの試作サービスについて、十分適用可能であることが実証されたとしており、DFEBを用いたマスクレスによるプロトタイプ製造が伝現実的な手法となったとしている。