IBM、東芝、Advanced Micro Devices(AMD)の3社は12月17日、共同で3次元構造の電界効果トランジスタ(FinFET)を用いたセル面積0.128μm²のSRAMセルを開発したことを発表した。

今回開発したFinFETを用いた0.128μm2 SRAMセルの鳥瞰図(シリサイド形成後)

今回開発した非平面型SRAMセルは、FinFETのほかHigh-Kおよびメタルゲートを用いており、従来報告されていた非平面型トランジスタのセル面積0.274μm²に比べて50%以上の小型化が実現されている。開発にあたっては、FinFET構造の垂直面におけるHigh-K/メタルゲートを含むさまざまな物質の堆積・除去を実現するためのプロセス技術を最適化したという。

また、FinFET特性の統計的バラつきを評価したほか、より小さなSRAMセルにおけるバラつきのシミュレーションも行っており、この結果、チャネル部分に不純物を注入しないで作製したFinFETがトランジスタのバラつきを28%以上改善することを確認したという。

一方、22nmプロセス世代以降のセル面積同等となる0.063μm²のSRAMセルでのシミュレーションでは、FinFETによるSRAMセルが同世代以降で、従来の平面電界効果トランジスタと比較して優位であることが確認されたという。