NECエレクトロニクスは、32nmプロセス以降のLSIの低消費電力化を実現するCu配線技術を開発した。low-k膜として、誘電率(k)が2.5の多孔質(ポーラス)low-k膜をフルに適用した「フル多孔質low-k膜適用Cu配線技術」を採用している。

フル多孔質low-k膜適用Cu配線モジュール

分子細孔low-k膜(MPS膜)と密着層とを連続成長される「高密着MPS」一括形成技術を採用することにより、下地との密着性の確保ならびにCu配線との接触領域に導入される高誘電率のプロセスダメージ層の抑制、およびMPS膜へのCMPの適用技術「MPSダイレクトCMP」により、欠陥を抑制して配線間絶縁信頼性を向上した。

一方、システムLSIの性能向上およびリーク電流の削減を目的としたトランジスタの拡散層に関する構造ならびにプロセス技術も併せて開発した。

新たに開発された拡散層形成技術を適用したMOSトランジスタ構造

ゲート電極付近のエクステンションを薄く維持したまま、ソース/ドレイン領域にファセット(斜め)面を有するSi膜を成長させた「せり上げ拡散層構造」を実現。これにより、拡散層が厚膜化されるため寄生抵抗を低減でき、従来比約1.6倍のオン電流の増大とファセット面の形成によるゲートとソース/ドレイン間の寄生容量の増加抑制が可能となり、動作電力の約30%低減を実現した。

また、ソース/ドレイン領域において、上層は高濃度、下層は低濃度と不純物を分けて注入することにより、上層はシリサイドとの境界における抵抗の低減、下層は結晶欠陥の抑制および接合電界緩和によるリーク電流の低減を実現した。

さらに、拡散層に注入された不純物を活性化させる熱処理方法として高温ミリ秒アニールの前後に数秒単位で700～850℃程度の低温アニールを施す新ミリ秒アニール法を適用したことにより活性化率を向上、これにより抵抗は従来手法の1/2となったほか、10nm以下の微量な不純物拡散が発生するため、結晶欠陥が拡散内に取り込まれ、接合リーク電流が従来手法の約1/1,000以下に低減された。

同技術を用いることにより、既存のプレーナバルク型トランジスタをベースに、32nmプロセス世代以降でのロジックLSIについても、eDRAMを実現できる程度まで接合リーク特性を改善できることが実証された。

同社では今後も、システムLSIの低価格化を目指した研究開発を進めていくとしている。