大阪大学(阪大) 情報科学研究科の橋本昌宜准教授は11月10日、VLSIの製造段階における製造バラつき・動作環境変動に打ち勝つVLSIタイミング設計技術の開発をしたことを発表した。

研究では、実動作VLSI内の物理現象解明のため、電源電圧変動の空間的分布観測に適した電源ノイズ波形測定回路を考案。

また、同回路を用いてデカップリング容量設計品質を実デバイスで評価したほか、製造前に製造バラつきも含めた実動作環境でのVLSIタイミング特性を予測するため、製造バラつき(静的)、電源変動(動的)を統一的に考慮するタイミング解析手法を確立した。

これらの技術を用いて、誘導性のクロストークノイズによる遅延変動を観測する回路を90nmプロセスで設計・試作・測定。8GSps、15mV電圧分解能が達成できることを確認し、誘導性のクロストークノイズによる遅延変動が、現実の設計課題であることを明らかにした。

また、この手法確立のため、電源変動の統計的なモデル化技術、ならびに広範囲な製造・環境バラつきに対応したゲート遅延モデルを開発。

これにより、製造バラつきや環境変動がない場合の遅延計算式やテーブルをそのまま用いて、製造したVLSIの実動作環境でのタイミング歩留まりを製造前に予測することが可能となった。

製造バラつきと環境変動を統一的に取り扱った遅延解析を開発

このほか、動的な遅延変動の検出方式としてタイミングエラー予告FF(フリップフロップ回路)に着目、その設計技術を検討、エラー予告FFの挿入位置、遅延素子値、モニタ時間を設計パラメータとし、電力とタイミングエラー確率の関係を解析するフレームワークを構築したことで経験や勘で出すことができない品質の制御が可能となったという。

同大学では、今後は、これまでの研究成果をさらに深化させるとともに、チップごとに適切な性能補償を実現する設計方式を構築するよう、性能の自立的な診断、性能制御に注力して研究を進めていくとしている。