東芝は18日、32nmプロセス世代以降のLSIでの適用が検討されている立体構造トランジスタ(FinFET)の電流性能向上と低消費電力化を両立させる手法を開発したと発表した。

FinFETの構造

開発された手法は、従来のトランジスタの性能向上に用いられる「歪みSiチャネル技術」をFinFETに適用したもの。同社では、n型FinFETのゲート長方向に1%の伸張応力を加え、p型FinFETのゲート長方向に1%の圧縮応力を加えることで、トランジスタの電流性能がそれぞれ約40%向上することを明らかにした。これによりトランジスタの動作速度は約40%向上し、一定の動作速度の下ではトランジスタの動作時の消費電力を約半分に低減することが可能となった。

また、3次元構造の特長を生かし、ゲート長方向の応力に加えて、n型FinFETにFin幅方向からの伸張応力および高さ方向からの圧縮応力、p型FinFETにFin幅方向からの伸張応力を加えることで、n型FinFETでは2倍以上、p型FinFETでは1.5倍以上に、それぞれ電流性能を向上できることを確認した。これによりトランジスタの動作速度もそれぞれ2倍以上、1.5倍以上になり、一定の動作速度の下では動作時の消費電力1/3以下にすることができるようになるという。

FinFETにおける応力印加

さらに、p型FinFETでは、ゲート長方向に1%の圧縮応力を印加することで、ゲートから基板に流れるリーク電流を約70%低減することが可能なことを発見。これにより、待機時(オフ状態)の消費電力を約20%低減することができるようになったとしている。