○省電力のためにはとにかく電圧を下げる - 基板バイアス技術を採用

様々な省電力技術が示されたが、それではSTARCにおける省電力技術開発の取り組みでは、何を重要視して開発しているのだろうか。

石橋氏は言う。「とにかく電圧を下げることが大事です。(a)式において、Vを小さくすることで第1項、第2項ともに小さくすることができます。STARCでは消費電力の削減のために、電源電圧を下げることを最も重要視しています」

省電力LSIの開発のためには、電圧を下げる。このシンプルな目標がもっとも効果的だというのだ。ITRS(国際半導体技術ロードマップ)で示されている90nmノードにおける電源電圧は1.0V～1.2V程度だが、STARCでは同じ90nmノードにおいて0.5Vでの動作を目指すという。Vを小さくすることは、(a)式に表現された効果ばかりでなく、トランジスタのゲートリークも指数関数的に小さくすることができるという。Vを小さくすることは、省電力のためにはきわめて効果的なようだ。しかし、駆動電圧を下げてしまうと、容易には処理能力の高いプロセッサを製造できないはず。その点はどのように克服するのだろうか。

「基板バイアス技術を使います」と石橋氏は述べる。STARCにおける省電力回路技術のキーテクノロジーが基板バイアス(Body Bias)技術だというのだ。基板バイアスとは、トランジスタの基板端子に印加する弱いバイアス電圧で、順方向にかけるとトランジスタのチャネル部に電流が流れやすくなり、トランジスタはより高速化、もしくは低電圧で動作する。ただし、リークは若干増大してしまうという。STARCでは「自動調整順方向基板バイアス技術」と「基板バイアススイッチ技術」を導入することで、画期的な省電力動作の回路を試作することに成功した。自動調整順方向基板バイアス技術とは、順方向の基板バイアスの効果を最大に保つバイアス値を自動的に保つ技術。トランジスタのスレッショルド電圧を最低に下げることができる。そして基板バイアススイッチ技術とは、停止中の回路のリークを減少させる技術。停止中の回路については順方向の基板バイアスをかけないほうがリークが少ないので、停止中の回路ではバイアスをかけないようにする。この技術は動作中と停止中で基板バイアスのオン・オフをスイッチする技術である。

スタンバイ時と動作時で基板端子電位を切り替える

石橋氏らは、これらの2つの基板バイアス関連技術を採用した130nmプロセスの32bit加算回路を試作し、0.3V、50MHzでの動作と消費電力9μWを実現したという。(また、電源電圧を0.6Vに上げたときは、500MHzで動作したという) これは通常の同規模の回路の30分の1の省エネルギーだという。この成果は2003年のISSCC(International Solid-State Circuits Conference:国際固体素子回路会議)にて発表された。石橋氏は以前の所属の日立製作所中央研究所で基板バイアス関連技術を研究開発してきており、ISSCCでも複数の基板バイアス関連論文を発表している。その経験を生かしてSTARCにおける新しい基板バイアス技術の開発にとりくんでいるようだ。

また、石橋氏らは低電力バス方式も開発している。これは、チップ内配線において、隣り合う回線が互いに干渉することを避ける技術。隣り合う回線の信号のRISE/FALLが同じタイミングで発生したとき、ミラー効果によって配線のキャパシタンスが2倍に見えてしまうという。このため、消費電力の増大と信号伝達の遅延が大きくなる。またこの効果は、配線間隔が狭まるほど増幅されるので、90nmノード以降の微細な製造プロセスにおいては無視できない問題の一つとなる。石橋氏らは、隣り合う回線の信号のRISE/FALLの交差のタイミングをずらし、一方の信号がRISEしたときにはもう一方の信号はCONSTANTで、RISEが終了した直後にもう一方の信号のFALLを行うようにする。すると、ミラー効果が発生せず、消費電力を下げることができるほか、信号伝達の遅延も少なくすることができる。測定によると、バスによる消費電力を最大27%低減させることができるという。インプリメントも容易だとのことで、今後の普及が予測される。

このように、STARCの省電力技術開発チームでは、回路設計の基礎部分に導入できる省電力回路技術を開発しており、これらの技術によって劇的な省電力性能を獲得しようとしている。今年すでに0.3V動作の回路が実現したように、目標とする0.5Vの駆動電圧のLSIの開発についてはある程度自信を持っているようだ。STARCでの開発であるため、出資している各社にてこの技術が採用され、製品化される可能性があり、今後基板バイアス関連技術を導入した製品が続々と登場してくる可能性もあるだろう。

○65nm製造プロセス世代に向けて

High-kゲート絶縁膜、Low-k層間絶縁膜、SOI、歪シリコンなどLSIの高性能・低消費電力化のための製造技術の開発が進んでいるが、物理化学的な制約もあり、必ずしも望ましい性能が得られていくかどうか未知数であり、技術によっては開発が難航しているという話も聞こえてくる。そのような中、回路技術の方から省電力対策がなされるようであれば心強い。STARCで取り組んでいる省電力対策は、回路の個別のアーキテクチャに依存するものではなく、様々な回路のベースとして汎用的に採用できる技術となっているので、使いやすく影響力も大きいだろう。

IntelやAMDなどPC系のプロセッサを製造しているメーカーも、次々世代の65nmノードにおける製造プロセスや回路技術については詳細を明らかにしていない。しかしながら今年登場予定の90nmプロセス以上に、強力な省電力対策が求められてくることは間違いないだろう。基板バイアス技術についてはIntelも研究を行っており、その他、スリープ・トランジスタという省電力技術も今年のISSCCで発表した。AMDもHammer系プロセッサからSOI技術を導入し、リークの低減にも努める。また、IntelとともにAMDもマルチゲートトランジスタや歪シリコン技術を研究している。このように各社とも省電力対策について、積極的に研究開発投資を行っていると見ていいだろう。

今後、場合によってはモバイルプロセッサばかりではなく、デスクトップ用途のプロセッサについても、本格的な省電力技術が導入されてくる可能性が考えられる。デスクトップ用途のプロセッサでは、モバイルプロセッサと違いアベレージパワーよりはピークパワーを引き下げることが求められるが、SOI、歪シリコンなどのほか、STARCが研究している基板バイアス、低電力バス技術などはピークパワーの低減にも有効と思われるので、今後幅広く採用されていくだろう。特に、65nmノード以降のプロセッサでは、必要性が高まってくると思われる。各社ともまだ明らかにしていないが、今後発表されるであろう65nmプロセスルールでのプロセッサのデバイス技術や回路設計に注目していきたい。

(古林高)

【レポート】増大するプロセッサの消費電力(1) - 省電力化のセオリーとは
http://pcweb.mycom.co.jp/news/2003/04/04/21.html

【レポート】LSIの省電力と高性能を両立できる基板バイアス(Body Bias)技術
http://pcweb.mycom.co.jp/news/2002/02/19/17.html

東芝とソニー、65nm世代CMOSテクノロジを開発 - IEDMで発表へ
http://pcweb.mycom.co.jp/news/2002/12/03/20.html

【ISSCC 2003レポート】省電力が引き出すパフォーマンス - 次世代Itaniumとスリープ・トランジスタ
http://pcweb.mycom.co.jp/news/2003/02/14/05.html

半導体理工学研究センター
http://www.starc.or.jp/index-j.html