STARC 設計技術開発部 低電力技術開発室長 石橋孝一郎博士。集積回路のオリンピックといわれる学会であるISSCC(International Solid-State Circuit Conference)の採択論文数の過去50年間累計で世界歴代13位に位置づけられるなど、多数の重要論文を執筆・発表されている

IDF(Intel Developer Forum)などでもたびたび取り上げられているように、プロセッサの消費電力密度はぐんぐんと上昇していて、このままでは太陽の表面温度に至ってしまうなどという予測まで語られている。トランジスタの高速化とコストダウンなどのために製造プロセスを微細化し、さらなるパフォーマンスアップのためゲートの数が増大していく中では、消費電力およびその密度を増大させる要因は多いと言えるだろう。そのような状況のもと、省電力技術を開発・発展させることが緊急の課題として浮上してきている。日本で産学協同で半導体技術を開発しているSTARC(Semiconductor Technology Academic Research Center:半導体理工学研究センター)の設計技術開発部 低電力技術開発室長 石橋孝一郎氏に、現在の省電力技術とSTARCでの取り組みについてお話を伺ったのでご紹介していきたい。

○STARCとは

まず、STARCについてご紹介しよう。STARCは、1995年に日本のエレクトロニクスメーカー各社(富士通、日立製作所、松下電器産業、三菱電機、日本電気、沖電気、ローム、三洋電機、シャープ、ソニー、東芝)の共同出資で設立された会社で、当初は大学との共同研究を目的として半導体技術全般を研究開発してきた。その後、最先端の半導体製造技術を開発するための国家プロジェクト「あすかプロジェクト」がスタートし、同プロジェクトにおいてSTARCはSoCの設計技術に関する研究開発について中心的な役割を担うことになった。現在あすかプロジェクトは65nmテクノロジノードの製造技術を確立することを目標としている。

半導体技術共同研究組織としてはこの他にSelete(Semiconductor Leading Edge Technologies:半導体先端テクノロジーズ)やASPLA(Advanced SoC PLAtform:先端SoC基盤技術開発)などがあるが、Seleteでは65nmノードにおけるリソグラフィ技術やLow-k層間膜、High-kゲート絶縁膜などの半導体製造に関わる個別の要素技術を研究している。そしてASPLAは現在90nmノードにおける標準製造プロセスを提供し、試作が行えるようにする予定である。Seleteとの違いは、個別の要素技術ではなく、統合された試作製造プロセスを提供していることだ。今後65nmノードにおいてもASPLAが同様の標準製造プロセスを開発・提供していくことになるのではないかとしている。

このような位置づけの中で、STARCは90-65nmノードにおける省電力のための回路技術や、セルライブラリ/IPの再利用・流通化技術など、SoCの設計技術を開発している。セルライブラリとはトランジスタ10個程度の規模で構成される基本回路で、IP(Intellectual Property)とはそれより規模の大きな機能ブロック。これらの設計資産や省電力回路技術を共用化し、半導体業界全体で開発の効率化を目指す。

○LSIの消費電力の見積もり

では、LSIの省電力技術を見ていこう。LSIの消費電力を決める要因は様々だ。トランジスタの数や、電源電圧や回路のキャパシタンス、トランジスタのリークなど、様々な要因によって決まってくる。このような時は面倒でも数式で表現してみると問題がクリアになる。石橋氏は、CMOSデジタル回路の消費電力を示す式を次のように示した。

P=NaCV^2f+NtIlV…(a)

P:消費電力
Na:動作ノード数
Nt:全ノード数
C:ノード容量
V:電源電圧
f:周波数
Il:ノード当たりのリーク電流

式(a)で、ノードはトランジスタと読み換えてイメージしてもかまわないだろう。この式は、1項目と2項目の和となっている。1項目が動作しているノードの消費電力であり、動作ノード数に比例し、電気容量に比例し、電圧の2乗に比例し、周波数に比例するものとなっている。2項目はリークによる消費電力である。全ノード数に比例し、ノード当たりのリーク電流量に比例し、電源電圧に比例する。ここで、従来の製造プロセスでは1項目は2項目に比べて数桁のレンジで数値が大きく、消費電力のほとんどは第1項目でまかなわれることになる。

○製造プロセスの微細化と省電力技術

この式を元に、様々な省電力技術を検討することができる。まず、デバイスレベルでの省電力技術として、製造プロセスの微細化を取り上げてみよう。製造プロセスの微細化は、トランジスタの物理サイズを小さくし、トランジスタのスレッショルド電圧を下げるので、一般的にはノード当たりの電気容量Cを減らし、電源電圧を小さくすることにつながる。しかし、微細化によりノード当たりのリーク電流は増大してしまう。(a)式を見るとわかるように、消費電力の大部分を担っている第1項は電源電圧の2乗に比例しており、プロセステクノロジーの微細化により電圧を下げることは、消費電力の減少に大きく寄与するものだ。一般に、製造プロセスを1/sに縮小すると、消費電力は1/s^2で小さくなると言われている。しかし、90nmノード以降の微細な領域では、微細化が進むにつれてリークによる消費電力を示す第2項が第1項と同じレベルに近づいてくる見込みで、リークによる消費電力が無視できなくなってくる。このため、省電力のためには必ずしもメリットばかりではなくなってきている製造プロセスの微細化だが、製造プロセスの微細化にはダイサイズの縮小によるコストダウンやトランジスタの高速化など別のメリットも多く、総合的に考えて今後ともプロセスの微細化は進行することになるはずだ。そこで、プロセスの微細化を前提としながら、消費電力を下げる技術が望まれてくる。

現在注目されているSOI(Silicon-on-Insulator)はこうした意味でも製造プロセスの微細化に伴って採用するに有望な技術だ。SOIはリークを減少させることができる。従って製造プロセスの微細化に伴って大きくなってくるリーク電流対策としては有効な技術だろう。また、High-kゲート絶縁膜技術は、同じ膜厚(SiO2換算膜厚:EOT)を保つのであればゲートリークの減少に寄与し、リークを一定に保つのであれば、駆動電圧を下げることに寄与する。同じように歪シリコン技術は、同じ駆動電圧であればトランジスタを高速化でき、同じパフォーマンスであれば駆動電圧を下げることができるので、省電力技術と考えることもできる。Low-k層間絶縁膜技術は、配線間隔の縮小に伴う回路のキャパシタンスの増大を緩和することができるので、配線遅延の他、配線部における消費電力も下げることができる。このように、半導体の物理レベルでの様々な省電力対策技術の開発が業界で進められている。あすかプロジェクトでは、こうした半導体デバイス関連の技術はSeleteが開発を担当し、鋭意研究を進めている。

○回路レベルでの省電力技術の数々

次に、石橋氏により回路技術レベルでの省電力技術が紹介されたので説明していこう。前に述べたようにSTARCでは回路技術レベルでの省電力技術を研究している。

まずは並列処理による省電力化技術。回路に並列処理を行わせることによって、省電力化を図ることができるという。並列処理技術には、チップマルチプロセッサをはじめ、スーパースケーラー、VLIW、SIMDなどがある。これらの技術の採用により、(a)式の第1項を小さくすることができる。例えば、回路の2重の並列化を行ったとしよう。するとNaは増大するが、同じ処理能力を維持するのであれば、駆動周波数fを1/2にすることができる。そして、駆動周波数が1/2で良いのであれば、電源電圧を約1/2に小さくすることができるという。(オーバークロックで電圧を上げることを思い出していただけば良い。駆動周波数を上げるためには高い電圧が必要。逆に、駆動周波数を下げれば、電圧も下げることができる) 電圧を1/2にできることで、消費電力は1/4になる仕組みだ。(ただし、Naが約倍になることで、チップの面積は増えるので、常に動作しているクロック系の消費電力がオーバーヘッドとして若干増えてしまうという)

パイプライン多段化によっても省電力にすることができるという。Pentium 4の登場時に話題になった多段パイプラインだが、Pentium 4はパイプラインが20段にも及ぶのでクロックを上げやすい、という話は耳にしたことがあるだろう。これは、動作電圧は一定の場合、パイプラインの段数を増やすと駆動周波数をあげることができる、というものだ。これを逆に考えると、駆動周波数を一定にしたとき、パイプラインの段数を増やすことで、電圧を下げることができることになる。パイプラインを多段にすると、処理が細分化されるため、同じ動作周波数で考えたときは、個別の回路ブロックにとって処理に余裕が出る。つまり、トランジスタの応答が遅くても大丈夫になる。その分、駆動電圧を下げ、省電力設定で動作させることができる。このように多段パイプラインの採用は、駆動電圧を低下できるので、(a)式の第1項に効いてくる。

このように、処理の並列化は特に消費電力密度を下げることには有効だ。トランジスタ数が増えるので、チップの面積は増え、駆動周波数を下げ、駆動電圧を引き下げることができる。クロック系消費電力のオーバーヘッドも、消費電力密度を上げるには至らないだろう。従って、今後製造プロセスの微細化が進むにつれて、一層処理の並列化が進行することが、消費電力密度を下げる観点からも推測できる。

回路の並列化などNaを増やすことでVを下げ、消費電力を下げる手法の次に紹介するのは電源コントロールの技術だ。まずはゲーティドクロック。これは、動作しない回路ブロックへのクロック供給を遮断してしまうもの。(a)式の動作時ノード数Naを平均的に減らすことができるので、省電力効果は大きい。しかし、最大駆動周波数を決めるクリティカルパスのオーバーヘッドになりやすいという。次に電源電圧の動的制御方式がある。プロセッサに与えられる負荷に応じて周波数と電圧をリンクさせて変動させる手法だ。負荷が減れば、駆動周波数を下げても仕事をこなすことができる。駆動周波数を下げるのであれば、その周波数を維持できる最低の電圧まで駆動電圧も下げることができる。従って、負荷の変動に応じて駆動周波数と電圧を一定の関係のもとで変化させることが可能で、結果として(a)式の第1項のVとfの平均値をともに下げることができ、省電力に寄与する。この技術の代表例としてはTransmetaのモバイルプロセッサCrusoeが採用した省電力技術のLong Runや、Intel Xscale Dynamic Voltage Managementが挙げられるという。Pentium系のモバイルCPUに搭載されている拡張版 Intel SpeedStepテクノロジもこの範疇に入る。これらの技術は平均消費電力を引き下げることに役立つ。ただし、全負荷時のピークパワーの減少には貢献できない。

そして、やや製造技術寄りだが、Dual Vtと呼ばれる技術もある。これは、LSIの高速性能と低リークを両立させる技術。トランジスタは、同じ製造プロセスにおいて低速ながらリークが少ないものと、高速ながらリークが多いものを作ることができる。省電力のためには当然、リークの少ないトランジスタを使いたいところだが、そうするとLSIを高速に動作させることができない。Dual Vt技術は、LSIの駆動周波数の上限を決める回路のクリティカルパスの部分にのみ高速トランジスタを使い、その他の部分には低速でリークの少ないトランジスタを使うというもの。チップの平均的なリーク((a)式におけるIl)が減少するので、特に微細な製造プロセスを採用したチップには有効な技術と思われる。高速トランジスタと低リークのトランジスタではVt(スレッショルド電圧)が異なるので、Dual Vt技術と呼ばれている。

また、動的再構成プロセッサについても紹介された。MPEGエンコードなどでもソフトウェアエンコードよりハードウェアエンコードの方が高速に行えることが知られているが、一般的にもハードウェア処理の方がソフトウェア処理よりも電力効率が良いという。従って、ある特定の処理をCPUのような汎用プロセッサ上で行う場合と、専用LSI上で行う場合を比べると、桁違いに専用LSIのほうが省電力だという。しかし、専用LSIには柔軟性がなく、機器が様々な処理を引き受ける必要がある場合は対応が難しくなる。そこで現在注目されているプラットフォームが「動的再構成プロセッサ」だという。回路をプログラムによって動的に変更できるLSIで、汎用CPUには及ばないまでも、専用LSIに一定の柔軟性を与えることができるので、汎用性を持ちつつ電力効率も高いという観点から大きく注目されている技術だという。

(古林高)

【レポート】増大するプロセッサの消費電力(2) - 基板バイアス技術を採用
http://pcweb.mycom.co.jp/news/2003/04/04/22.html
に続きます

【レポート】AMD Hammerも採用するSOIとは - 沖電気に聞くSOIテクノロジ(1)
http://pcweb.mycom.co.jp/news/2002/10/31/27.html

【レポート】次世代型トランジスタ「FinFET」解説(1)
http://pcweb.mycom.co.jp/news/2002/09/24/18.html

【レポート】難航するLow-k層間絶縁膜開発 - 65nmノード次々世代LSIに向けて
http://pcweb.mycom.co.jp/news/2002/07/17/19.html

【レポート】NECが開発の動的再構成可能なプロセッサ「DRP」、その可能性は?(1)
http://pcweb.mycom.co.jp/news/2002/10/24/17.html

半導体先端テクノロジーズ
http://www.selete.co.jp/

先端SoC基盤技術開発
http://www.aspla.com/jp/

半導体理工学研究センター
http://www.starc.or.jp/index-j.html