【IDF Spring 2003レポート】Process技術に関するあれこれ(2)

・ナノテクノロジーによるシリコン半導体の寿命の伸長

3番目のナノテクノロジーとは、更に微細化の進むプロセスのための新しい手法である。Intelの場合、350nmプロセスあたりからプロセスルール(配線間隔)とゲート長(トランジスタのサイズ)が一致しなくなっている。130nmプロセスの場合、ゲート長は70nmとほぼ半分近くに縮小されており、この結果トランジスタに関してはいち早くナノテクノロジーの領域に突入しつつある(Photo09)。90nmプロセスの場合、ゲートに歪Siを使うことでスイッチング速度の高速化を図るといった事がなされており、今後もこうした新技術を導入してゆくことで、更なる微細化を図れるとしている。ちなみにこうしたナノテクノロジーの進化に関して、65nmに関してはかなり手の届く範囲に来ているとし、2009年の32nmプロセスまではトランジスタの試作が完了している状態であり、まだまだシリコンの進化が続くとしている(Photo11)。

Photo09:これに続くものとして、2005年に65nmプロセス(ゲート長30nm)、2007年に45nm(同20nm)、2009年に32nm(同15nm)が来ると発表されている
Photo11:「トランジスタの進化は続く」とした、一連の発表。ゲート長15nmのトランジスタは2001年末のレベルで発表されているから、今年中には20nmクラスのプロセス(ゲート長は10nmそこそこになりそうだ)の試作成功がアナウンスされるかもしれない

今回一番驚いたのはこの歪Siの採用。2001年11月末、Intelはゲート長15nmで、1.5THzで動作するテラヘルツトランジスタを発表したが、その際の質疑応答で「歪みSiは、N型半導体には効果があるが、」といったコメントが出ていた。IBMが最初に発表した歪Siであるが、そのIBMすら実用化は2003年と予定しているのに対し、2001年末の時点で否定的見解を述べていたIntelが今年立ち上げる90nmプロセスに歪Siを使っていた、というのは量産化スケジュールを考えると中々に面白いものがある。逆説的に言えば、2001年の時点でIntelも歪Siをモノにしていた訳で、つまりあの際のコメントは「『IBMの』歪SiはP型半導体に効果がない」と読むべきだったのかもしれない

・ファウンダリ/ファブレスモデルに対するアドバンテージ

最後にFabを持つことのビジネスモデル上でのアドバンテージに関する話があった。Intelの場合、自社でFabを持つことにより、製造上のスケールメリット、テクノロジ上でのリーダーシップ、デザイン/プロセス技術の統合という3つのカテゴリに関して、ファウンダリやファブレスに対して優位に立っている、と強くアピールした。

○考え方は判るが……

筆者の疑問点は2つあった。1つは、プロセスの微細化により、マスクのコストが高騰してゆくことだ。例えば130nmの場合、マスク1枚の値段は1億を超えるのがあたりまえになりつつある。プロセッサ1個あたりのマスクは、下手をすると100枚を超えるのも珍しくないから、マスクコストは100億円とかそういう値段になる。これが90nmとなると、おそらくマスクの価格は更に跳ね上がる(一般的に、サイズの2乗で効いてくる)。従来ならチップを大量生産することで、マスクのコストを吸収できるという発想だった。ところがプロセッサの生産量が変わらないとすると、プロセスを微細化するごとにマスクコストが跳ね上がる。例えばマスクの枚数が100枚、130nmのマスクが1億とすると下のようになる。

○プロセスとマスクコストの関係(筆者試算)
プロセス マスクコスト
130nm 100億円
90nm 208億円
65nm 400億円
45nm 834億円
30nm 1877億円

生産量を変えないと、原価に占めるマスクの割合はどんどん増えてゆくし、逆にマスクの割合を変えないためには生産量をどんどん増やしてゆく必要がある。ところがチップの必要量が毎年倍増するといった楽観的な前提を(この不景気の最中に)置くのは難しいから、結局微細化が進むと、プロセスコストの削減分をマスクコストで埋めてあまりある状態になってしまう。これに関してChou氏は「確かにマスクコストは問題だし、業界全体を見ても今のところ解決案は見つかっていない」としながらも、それは微細化とは直接関係ない問題だし、マスクレスなどの取り組みを行っており、いずれは解決する(と信じている)、という返事だった。

Photo12:まぁ理屈は判る。180nmあたりまではそれほど目立たなかったが、130nmではTSMC/UMC共に立ち上げにかなり苦しんでおり、またファブレス企業も130nm以降で、従来まで利用してきた製造のための方法論が使えなくなってきている。TransmetaやnVIDIAがいずれもTSMCの130nmでなかなか製造できなかったのは、単にTSMCの130nmプロセスに問題があるだけではなく、従来の設計モデルではプロセス・パラメータ(半導体の動作の特性を定めるパラメータ)が不足したり、あるいはマスク設計の際のOPC(Optical Proximity Correction:微細化によりマスクの形状が変形しやすい影響を防ぐための補正)が真剣に必要になるなど、ファブレス企業側にも新たなノウハウが必要になっている事が一因といえる。この辺を全部自前で賄っているIntelは、当然有利と言えば有利である

もう1つはもっと根幹に関わる問題である。微細化により大量のダイが1枚のウェハから取れるようになるから、一定量のチップを作るために必要なウェハの枚数は次第に減ってゆく。ところがFabというものは、ある程度の枚数のウェハをまとめて流さないと効率が悪い。このため、最低の生産量というものが普通は決まっている訳だが、プロセスの微細化により、この結果生産されるチップの個数というのがどんどん増えてゆくことになる。あるいはFabを100%キャパシティにすることを考えた場合、この結果生産される個数というのはプロセスルールに反比例して増えることになる。今はプロセッサのみならず通信関係やフラッシュメモリなどを手がけることで、生産すべきチップの数を増やすことで帳尻を合わせているわけだが、この先無尽蔵に種類を増やせる訳もなく、どこかで行き詰まりが生じる事になる。

業界ではこれを見越してMicroFabと呼ばれる新しいトレンドの研究が始まっている。つまり少量多品種に対応して、最低生産量を従来のファブより一桁減らすことができるものである。ところが今回のIntelの発表は、こうした動きに関しては一切言及がなかった。既に半導体メーカーとしてはNo.1の生産量を誇るIntelだが、いつまで現在の拡大路線が続くのか、あるいはいつMicroFab系の動きが出てくるのか、が今後のIntelの半導体生産に関するひとつの焦点の様な気がする。

【IDF Spring 2003レポート】Process技術に関するあれこれ(1)
http://pcweb.mycom.co.jp/news/2003/02/26/16.html

(大原雄介)

【News Special】IDFレポート
http://pcweb.mycom.co.jp/news/special/2003/02/08/02.html

Intel
http://www.intel.com/



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