【レポート】激化する技術への挑戦 ~トライ・ゲート・トランジスタ発表の背景~

すでに報じられた通り、Intelは9月19日に新しいトランジスタ構造の開発に成功した旨を発表した。実はこのトランジスタ構造の発表自体は、9月12日に行われたIDF Fall 2002におけるPat Gelsinger氏の基調講演でなされていた。勿論こうしたトランジスタの発表はこれまでも行われてきたものだが、もう少しこの辺りについて掘り下げてみたい。

○トライ・ゲートという新しい構造

Photo01:プロセスの名前は、Pに続く1~2桁がウェハのサイズ(inch数)、続く2桁が通し番号である。だからP1262というのは、12inch(300mm)ウェハを使った62番目のプロセスと言う事になる。Px60というのは、200mmウェハと300mmウェハが混在しているからで、つまりP860とP1260の2種類がある、という意味だ。

Intelはムーアの法則に従い、2年毎に新しいプロセスを導入する事をかねてから公言している。現在は、130nmプロセスを利用したPx60が採用されており、来年にはいよいよ90nmプロセスを利用したP1262が登場する事になっている。ところでPhoto01を見れば判る通りプロセスルール、つまり配線の間隔とゲート長、つまりトランジスタの大きさを比べた場合、トランジスタのゲート長はプロセスルールを上回るスピードで微細化しなければ間に合わなくなっている。

このため、Intelは積極的にプレーナ型と呼ばれる方式のトランジスタの微細化を進めてきた。昨年6月には、ゲート長20nmで20GHz動作を見込めるトランジスタを発表、更に11月にはゲート長15nmで1500GHz動作を見込める「テラヘルツ・トランジスタ」の試作に成功した事を明らかにしている。ところが、こうした微細化だけでは必ずしも解決できない問題が出てくる。既に来年登場する90nmプロセスに使われるトランジスタは、インフルエンザウイルスの半分の大きさというレベルまで縮小されているが、このレベルではもはや従来の製造方法では必ずしもうまくいかない。というよりも考え方としてはナノテクノロジーが必要な領域だ、というのが同社の主張だが、今回の話とはちょっと外れてくるのでここでは割愛する。

Photo02:少なくとも現状では、P1268で利用予定の15nmのトランジスタまではある程度技術的な目処は立っている。ただしこれらは実験室レベルで作成したもので、まだ量産に移すまでには多くの解決すべき技術的問題があるし、第一この構造そのままで量産に移るかどうかも決まっていない。あくまで「現状の技術の延長で実現できる目処が立った」というだけの話である
Photo03:今年のIDFのプレゼンテーションより。左が90nmプロセスで使われるゲート長50nmのトランジスタ、右がインフルエンザウィルスである。余談だが、IDFの基調講演プレゼンテーションは1~2日遅れでWeb上で公開される。行かなくてもプレゼンテーションを利用できるという非常にありがたいシステムである

さて、ここでの課題はというと、リーク電流である。例えば水道の蛇口を締めても、パッキンが劣化していると、ちょろちょろと水が漏れる場合がある。これを防ぎたければ、ブ厚いパッキンを使ってしっかり締めこめば良いのだが、蛇口の大きさを小さくしろと言われると、パッキンの大きさや厚さも(蛇口に合わせて)小さくしなければならず、これがうまくいかないとやっぱり水漏れが激しくなってゆく。同じ事がトランジスタでも発生している。ゲートというのは、この場合パッキンに当るものだと考えて欲しい。この厚みが十分にあれば、これを通り抜けてしまう電流というのはさして多くない。ところが、厚みを減らすに伴い通り抜けてしまう電流、つまりリーク電流が増えてしまう傾向にある。

このリーク電流が増えると何がまずいかと言うと、消費電力や発熱に直結するからだ。プロセスの縮小に伴い、駆動電圧も減り、(1トランジスタあたりの)消費電力は序々に減りつつあるが、この低下分を埋めて余る勢いで集積度があがるから、ダイの単位面積あたりの消費電力は、驚くべき勢いで上昇する。仮に現在の技術のままプロセスを縮小していくと、やがては核融合炉とか太陽の表面並に温度が上がってしまう、という恐ろしい試算すらある。

これを防ぐためには、トランジスタ1個あたりの消費電力を減らす必要があり、その際の最右翼がこのリーク電流の削減である。リーク電流自体は、水漏れ同様何の役にもたたないので、これを削減しても別に悪影響はないし、それどころか消費電力や発熱が抑えられるから極めて効果的なのである。

Photo04:同じくIDFのプレゼンテーションから。基調講演ではこの後、具体的にIntelが利用しているナノテクノロジーの実例なども紹介された
Photo05:ゲートの厚みとリーク電流の関係。ゲート長に反比例してリーク電流が多くなる

既にこれに向けてIntelは様々な手段を講じている。例えばSOI(Silicon On Insulator)は典型的な例だし、昨年11月に発表されたテラヘルツ・トランジスタではシリコン酸化膜の構造を工夫すると共にHigh-K絶縁膜を採用する事で、大幅にリーク電流を削減する事に成功している。ただ、Photo05を見れば判る通り、確かに反比例のグラフから予想されるものよりも大幅にリーク電流を減らせたものの、まだまだリーク電流は多い。原子力発電所が火力発電所位になったとしても、まだ熱いことに変わりはないようなものだ。また、このテラヘルツ・トランジスタの製造に当っては、ナノ単位での厚さの制御が必要であり、製造の観点での難易度も高い。

Photo06:今年春に幕張で行われたIDF Spring 2002 Japanの基調講演より。既にホットプレートを越える電力密度となっているが、この先原子炉だの太陽の表面だのといった領域に近づいてゆく。流石にデスクトップの中に人工太陽があるのは、ちょっといやだ。
Photo07:High-K絶縁膜によりリーク電流を10000分の1に、またシリコン酸化膜の構造を工夫することにより、待機中のトランジスタのリーク電流を100分の1に押さえ込む事が出来たそうである。

そこで今回登場したのが、トライ・ゲート・トランジスタである。ゲートを立体構造とすることで、上面以外に左右もゲート部分とした構成である。この構造を取ると、事実上のゲートの幅が従来のプレーナ型と比べて十分に取る事が出来、同じ動作特性ならばリーク電流を遥かに小さく抑える事が出来るとしている。つまり、接触面積が大幅に増えるから、駆動電流を大きく取る事ができるため高速化しやすく、また全体が絶縁基盤上に構成されるから、完全空乏型SOIの動作になるという訳だ。

Photo08:右の図で、手前から中央に折れ曲がったちょっと高さのある壁がゲート、そこを貫くように構成されるちょっと高さの低いものがソースとドレインである。
Photo09:3面構成にすることで、同じ駆動電圧ならより高速に動作するし、逆に速度を同じにすればより少ない電圧で駆動できるからリーク電流も減ると言う仕組みだ。プラス、SOIのお陰でリークを減らしやすい訳で、結果として、従来よりリーク電流を大きく減らせる仕組みだ

また、このトランジスタ構造を応用すると、1つのゲートに複数のソースとドレインを設ける事で、マルチ・チャネルのトランジスタを簡単に構成する事が出来る。高出力が必要な場合、複数のトランジスタを使って出力を作るのは良くある話だが、トライ・ゲート・トランジスタを応用する事でこれが簡単に可能になる。

○デュアル・ゲートと比較してのトリプル・ゲート、というイメージ論争

さて、このトライ・ゲート・トランジスタの発表がIDFで行われた2日前の9月10日、AMDはカルフォルニア大バークレー校と共同で、デュアル・ゲート・トランジスタの発表に成功した事を公表した。こちらは名前の通り、ゲートがデュアルの構造となっており、10nmのゲートを構築する事に成功したとしている。詳細に関しては今年12月のIEDM(国際電子デバイス会議)で発表するとしており、具体的な話は今のところ公開されていない。ただ、これがIntelを刺激した事は間違いないし、それもあってか質疑応答の中で、デュアル・ゲート・トランジスタのデメリットについて詳細な言及があった。ダブル・ゲート・トランジスタの場合、ソースおよびドレインの両側の壁でゲートと接触することになるが、この際にソースおよびドレインの厚さを薄くする必要がある。この薄膜化が非常に難しいのがダブル・ゲート・トランジスタの欠点であり、これに対してトリプル・ゲートでは厚みを持たせる事が可能なので、既存のウェハ製造装置や露光技術をそのまま利用でき、デュアル・ゲートと比較して遥かに製造が容易である事をメリットとして説明している。

Photo10:1つのゲートに複数のソースとドレインを設ける構造。ゲートが共通化されるから別々の回路を構成するわけには行かないが、逆に大出力が必要とされる場合にはこれにより特性の揃ったマルチ・チャンネル・ドライバを構成する事が可能になる。
Photo11:一般的なデュアル・ゲートのFinFETトランジスタの構造。Wsi、つまりフィンの厚さをどこまで抑えるか、が性能の鍵となるのは事実である

この話が、そのままAMDの発表に当てはまるかというと、必ずしもそうではないのが難しいところである。基本的にはどちらもまだ実験室レベルの話であるし、利用するプロセス技術や材料、狙っている特性などが全く異なるから、Intelの試作した(あるいはシミュレーションなどで評価した)デュアル・ゲート・トランジスタとAMDの試作したデュアル・ゲート・トランジスタは全く別物であり、単純にIntelのトライ・ゲート・トランジスタの方が優秀と考えられる根拠は今のところ無い。勿論これはIntelも分かった上で、敢えてこうした(AMDよりも優れた技術であるかのようにイメージさせる)発表を行っていると考えるのが正しい。

Photo12:トリプル・ゲート・トランジスタの場合、ソース/ドレインの幅と高さを、ゲート長と同じにすることも可能である。つまりFinFETと比べ、薄膜化の技術が不要という点をメリットとして挙げている

Intelは昨年半ばあたりから、AMDも昨年末あたりから、学会などでの発表を積極的にアナウンスするようになっている。これは、IntelとAMDのどちらも、技術指向の会社であると言う事を印象付けるためのPR活動の一環であるといえる。勿論両者とも間違いなく技術指向の会社なのだが、これだけPCが当たり前のものになってくると、単にCPUを作っているというだけでは技術指向の会社であると言う事が印象付けられない。これを補うためのイメージ戦略の一翼を担うのが、こうした発表である。そういう観点で見ると、今回はAMDが先手を打ったものの、Intelにひっくり返されてしまったというところだろう。次の戦いの場は今年10月のMicroprocessor Forumである。AMDがHammerの、IntelがBanias/Xeon/Itanium2に関する講演をそれぞれ予定している。昨年のMPFでは、Hammerのメモリインタフェースが聴衆の度肝を抜き、AMDの圧勝に終わった感があるが、今年はどんな発表が出てくるか非常に楽しみである。

(高梨遊)

Intel、より高速で低消費電力のトライ・ゲート・トランジスタの開発を発表
http://pcweb.mycom.co.jp/news/2002/09/19/19.html

Intel
http://www.intel.com/



人気記事

一覧

イチオシ記事

新着記事