ヘッドライン

2005年12月22日(木)

【コラム】コンピュータアーキテクチャの話第14回キャッシュの構造や働き(上級編) - MOESIプロトコル

MSIプロトコルでは、そのアドレスのデータをキャッシュに持っているのが自分だけであっても、誰か他のプロセサが同じアドレスのデータを持っているのかいないのかが不明であり、他の全てのプロセサに対してInvalid化の要求を送り、確認を求める必要がある。

[21:01 12/22]

2005年12月13日(火)

【コラム】コンピュータアーキテクチャの話第13回キャッシュの構造や働き(上級編) - キャッシュコヒーレンシ

VI方式で大容量のキャッシュを実現するには制約があるので、より大きな1次キャッシュとする場合はPIPT方式が用いられる。但し、普通にTLBを引き物理アドレスを求めてからキャッシュをアクセスすると時間が掛かるので、メモリの回路特性を利用して高速化する方法を用いることが多い。

[21:42 12/13]

2005年12月06日(火)

【コラム】コンピュータアーキテクチャの話第12回キャッシュの構造や働き(上級編) - メモリエーリアス

プロセスごとの仮想空間の使用と、ページテーブルによる管理は、メモリの効率的な使用と、各ページにさまざまな属性を付け、使い方をチェックすることにより、安全性を高められる優れた方法であるが、キャッシュに対しては少なからぬ影響がある。

[19:54 12/6]

2005年11月29日(火)

【コラム】コンピュータアーキテクチャの話第11回キャッシュの構造や働き(上級編) - TLB

プロセサはTLB(Translation Lookaside Buffer)と呼ぶ、ページテーブル専用のキャッシュを備えるのが一般的である。プログラムの仮想アドレスでのメモリアクセス要求に対して、そのアドレスがTLBに入っているかどうかをチェックし、ヒットすればその仮想アドレスに対応する実アドレスがTLBから読み出される。

[17:06 11/29]

2005年11月22日(火)

【コラム】コンピュータアーキテクチャの話第10回キャッシュの構造や働き(上級編) - メモリはどう管理されるのか

プリフェッチは良いことばかりかというと、副作用もある。プリフェッチを行って新たなキャッシュラインを読み込むには、現在、キャッシュに入っているキャッシュラインを追い出す必要がある。プリフェッチが当たっており、すぐあとにそのデータが使われれば良いが、無駄なプリフェッチで必要なデータを含むキャッシュラインが追い出されてしまったのでは逆効果である。

[20:35 11/22]

2005年11月15日(火)

【コラム】コンピュータアーキテクチャの話第9回キャッシュの構造や働き(上級編) - データの局所性とプリフェッチ

「キャッシュはメモリの一部の頻繁に使われるデータを格納する高速の小規模メモリ」と書いたが、これが可能な理由は、一般的なプログラムでのメモリアクセスは隣接したアドレスのメモリを比較的頻繁にアクセスするという場所的局所性(Spatial Locality)と、同じメモリアドレスのデータを比較的短時間のうちに繰り返してアクセスするという時間的局所性(Temporal Locality)があるからである。

[21:50 11/15]

2005年11月09日(水)

【コラム】コンピュータアーキテクチャの話第8回キャッシュの構造(基礎編) - セットアソシアティブキャッシュとLRU

2wayセットアソシアティブキャッシュは、データアレイ、タグアレイともに2組もうけられている。プロセサからの要求アドレスのインデックスにより両方のタグアレイをアクセスし、二つのデータアレイのタグを読出して要求アドレスのタグと比較する。たった二組では連想という感じはしないが、横に並んだ2個のキャッシュデータの集合の中では連想的にサーチするので、セットアソシアティブ方式と名づけられている。

[19:09 11/9]

2005年11月01日(火)

【コラム】コンピュータアーキテクチャの話第7回キャッシュの構造(基礎編) - フルアソシアティブ方式とダイレクトマップ方式

使用できるメモリ容量から、キャッシュラインサイズとライン数を決定すると、次はこれらのラインにどのように情報を格納するかを考えることになる。理想的なのは、メモリのどの番地の内容でも、どのキャッシュラインにでも格納できる形態である。

[20:04 11/1]

2005年10月27日(木)

【コラム】コンピュータアーキテクチャの話第6回キャッシュの構造(基礎編) - どういう単位でキャッシュに入れるのか?

性能の観点でCPUの仕様を見るとき、コア数、クロック周波数の次に来るのがキャッシュの容量というのが一般的であるが、キャッシュとはどういうもので、どう動くのかについてはあまり理解されていないように思われる。そこでこの一連の連載ではキャッシュについて述べようと思う。

[17:14 10/27]

2005年10月18日(火)

【コラム】コンピュータアーキテクチャの話第5回リーク電流の影響

これまでの消費電力の議論ではリーク電流を無視してきたが、最近のハイエンドプロセサでは全体の30～40%がリーク電流による電力消費となってきている。マルチコアによる低電力化とはすこし離れるが、なぜ電流が漏れるのか、そしてどのような影響があるのか、について述べてみたい。

[18:37 10/18]

2005年10月11日(火)

【コラム】コンピュータアーキテクチャの話第4回マルチコアプロセサの消費電力

2コアにするとプロセサの面積は2倍になり、CLが2倍となる。バスインタフェースや、2次キャッシュなどの2つのコアで共有される部分の面積はさほど増加しないが、2つのコアからのアクセス要求を扱う必要があり、ほぼ2倍忙しくなりαが2倍となる。ということで2コアにすると、常識通り、電力はほぼ2倍となる。では、なぜ、マルチコアで低消費電力化が出来のか。

[18:10 10/11]

2005年10月04日(火)

【コラム】コンピュータアーキテクチャの話第3回 αとCLの低減による低電力化

消費電力の式を見ると、電源電圧Vddとクロックfの他にαとCLという項がある。消費電力を下げるという観点からは、これらの項を使わない手はない。前回述べたようにαは、クロックサイクルの内、どれだけの比率で回路が実際にスイッチするかという比率である。

[20:59 10/4]

2005年09月27日(火)

【コラム】コンピュータアーキテクチャの話第2回電源電圧とクロック周波数の関係

クロック周波数がどうなるかは半導体プロセスの設計や回路設計に依存するが、前回述べたように一定の仕事あたりの総消費電力はクロック周波数には依存せず、電源電圧だけに依存するので、バッテリライフを伸ばすにはクロックの低下を許容して動作電圧を下げる方が有利である。しかし、あまりクロックを下げると性能的に見劣りするので、処理負荷が大きいときには電力を喰わせてクロックを上げ、キーイン待ちのような状態では電源電圧を下げて電力を抑えるという設計が採られることになる。

[20:12 9/27]