Q:VIAの影響はどうでしょう? 例えばPCI Expressの場合、その影響を完全にシミュレーションする事ができないため、VIAの数を最小限にすることが求められています。

W:我々はPackage Option、正確にはSubstrate Optionを用意するつもりでいる。VIAに関しては(PCI Expressなどとは)異なったテクノロジーを持っており、これを使うことで性能へのImpactを減らすことが出来る。今日も何回か聞かれた話だが、Signal Integrityを維持するために、いくつかのPackage Optionを用意するつもりであり、これによってVIAの影響を回避できるようにする。

D:もしVIAを使って異なる層と接続するなら、これはBackplaneとかPCI Expressと同じ問題を抱える事になる。ただ、Backplaneの場合はしばしば数十に及ぶ層を長大なVIAで接続するという問題であり、4層基盤の小さなボードではそれほど問題とはならない。もちろん設計時にVIAを使わずに済むような配線とすることが好ましいが、難易度はBackplaneの比ではないだろう。

Q:TBIですが、現状はオンボードに直接接続したものです。この先、XDRの様にDIMMスロットの形で提供する事は考えておられますか?

D:オプションの1つとして考慮してはいるが、今の時点では何とも言えない。来年には、今年と異なるSystem Configurationを示すことになると思う。

W:現時点でのPrimary Focusはオンボードに直接半田付けするSolutionとなる。ただ、TBIの取り組みの中で何らかの形のModule Through Connectorに関するSolutionを出す必要があることは理解している。TBIの取り組みは非常に大きなもので、様々な応用に向けて、多くの要求を満たす必要がある。本日はスタート地点であり、今はまだ半田付けのSystemだが、将来はもっと色々なオプションが提示できると思う。

Q:もう一つTBIについて。どんなMemory TechnologyがTBIに適用できるのでしょう? 例えばTBIはx32転送ですから、単純に考えると32 prefetchとなります。ところがベースクロックは500MHzで、一方現在のDRAM Cellは概ね200MHz程度で駆動されます。ということは、x32を実現するためには、実際には80 prefetchが必要ということになるのでしょうか?

W:勿論我々はComodity DRAMの構造は熟知しており、DRAM Coreは数百MHzで駆動できることを知っている。我々は、これ以上Coreの周波数を引き上げることは望んでいない。現状の動作周波数がリーズナブルであり、GHzオーダーに引き上げるのは非現実的だ。そこで、現状のコアを維持したまま利用できるTechnologyを考えている。

Q:例えばBank Interleaveとかですか?

W:Bank Interleaveも勿論サポートするが、それとは別の、あー、現時点では色々説明するわけにはいかないんだが(笑)、コアの構造と周波数は現状のComodityのものを維持しながら、必要なデータレートとbit幅を確保するTechnologyだと思って欲しい。

D:我々はDRAM I/Fの会社であって、DRAMそのものを作る会社ではないから、あくまでもI/Fを提供するだけという事に注意してほしい。

Q:勿論それは判ります。実際にTBIに対応したDRAMは、例えばElpidaとかが製造するとした場合、彼らはStandard DRAM CellにTBI対応のSpecial I/Fを組み合わせて製品化することになると思います。で、その場合どんなConfigurationを行うか、という話なのですが。

W:TBIの利用に当たっては、DRAM Cellになにか特別な変更は必要なく、現在のDRAM Technologyをそのまま利用できる。だから、Commodity DRAMを使ってそのままMass Productionに移れる筈だ。