【コラム】

セカンド・オピニオン

194 Core MicroArchitectureをもうすこし(18)

 

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最初にちょっと前回の訂正を。前回PentiumをOut-of-Order発行と書いたが、これはIn-Orderの間違い。Intelの場合、486(In-Order / Single Pipe) → Pentium(In-Order / 2 Pipe) → Pentium Pro(Out-of-Order実行 / 2 Pipe) → Pentium 4(Out-of-Order完了 / 2 Pipe)という進化をしている。Pentium Proの世代は、命令の発行とその実行まではOut-of-Orderながら、命令の完了(実行結果の書き戻し)はIn-Orderという構成で、これが完全にOut-of-OrderになるのはNetBurst Architecture(や、P6をベースにアーキテクチャを作り直したBanias Architecture)からになるのだが、これをうっかり「Pentium Proで完全Out-of-Order」と勘違いしておりました。なので逆算するとPentiumはOut-of-Order実行という事になるわけで、間違っておりました。お詫びして訂正します。

これからのアーキテクチャ(続き)

こうした新命令は、従来のx86との互換性をそれほど維持する必要が無い。実際命令そのものは新規に追加するものだから、旧来の互換性を考える必要は無い。とはいっても、例えば判断命令であればEFLAGSを更新するとか、その他のものについてもエラー発生時には所定のExceptionを発生するといった、x86では当たり前の作法に従う必要は当然ある。ただ、例えば3オペランド命令のサポートとか、オペランドの対象を従来と異なるものにするといった事は可能であるし、これはすでに実施されている。

今のx86プロセッサの性能が上げ難い理由の一つは、オペランドに指定できるSource / Destinationが膨大な数になってしまい、デコード段での負荷が大きい事が挙げられる。例えばADD命令(データの加算)の場合、命令フォーマットは、

ADD Dest,Src

という単純なもので、Src+Destの結果をDestに入れるだけなのだが、実際にCPUが解釈すべきADD命令は22種類にも及ぶ(Photo01)。

これはSrc/Destのサイズが8/16/32/64bitの4種類ある以外に、Src/Destの対象が何種類もあるからこんな事になってしまったわけだ。このあたりは過去との互換性を保つという必須条件があった以上やむをえない訳だが、実際にこのADD命令は、必要に応じて内部で2命令に分解されて処理されている。命令フォーマットを見るとお分かりの通り、Srcにはimm(Immediate:即値)とr/m(register or memory)、r(レジスタのみ)の3種類がある。ここでimm{8/16/32}やr{8/16/32/64}の場合は、単純にそのままADD命令を実施するが、srcがr/m{8|16|32|64}の場合、ADDに先立ってLoad命令を使ってsrcの値を内部レジスタにロードし、次いでこの内部レジスタとDestの間で演算を行うという形になる。ちなみに結果にr/m{8/16/32/64}を指定できるから、場合によってはメモリに書き戻しになるわけで、その場合はWriteback Unitにデータが渡る事になるが、ここはどっちみち非同期であり、パイプラインそのものはWriteback Unitにデータを渡せばCompleteということになるから、とりあえずは考えなくても良い。で、何が言いたいかといえば、どうせ内部はこんな具合にTypicalなRISC風処理をしているのだから、命令フォーマットもRISC風に、Src/Destにレジスタしか指定できないようにしてしまっても実害はないだろうという話である。XMMレジスタの数も8(32bitの場合。64bitなら16)あるから、完全レジスタ間演算をやるのにレジスタが不足して使いまわしを余儀なくされるケースはレアだし、Code Densityがこれによって大幅に低下するとも考えにくい。もちろん増加することそのものは間違いないが、これはDecodeの際のFetchサイズを広げれば対処できる話でもある。実際、AMDのBarcelonaコアが32bytes/cycleのInstruction Fetchを可能にしているのはSSE系命令を多用すると命令サイズが増えることへの対処であり(Photo02)、Intelではこれが難しいと考えられる理由もない。Penryn世代は内部構造に違いはないだろうが、Nehalem世代ではこれと同等の強化を図ってくる可能性は強いだろう。

Photo02:MicroProcessor Forum Fall 2006におけるAMDのプレゼンテーションより抜粋。

一方依存関係の解消が、この程度の策で積極的に図れるという訳ではないから、この部分での直接的なIPC向上はあまり期待できないが(それでもレジスタ使いまわしに起因する依存関係の解消には役立つだろう)、Decode段の処理負荷が減らせれば、結果的にパイプラインの短縮の可能性もあり、これにより結果的にIPCの向上(というよりも、Miss Prediction時のペナルティ低減)は可能になるだろう。

その先を見ると、今度は積極的に依存関係の解消を図るための対処が入ってきても不思議ではない。それが例えばCPUによるプログラムの意味解釈を入れる形になるのか、あるいはHelper Threadを使って先行処理 & その結果を使っての投機実行の様な、ダイナミックなものになるのかは今の時点では誰にも判っていない。こちらで紹介した話からすれば、Helper Thread & 投機実行を割と有力視しているようではあるが。こうした機構を入れるのに、何でx86では駄目かというと、互換性を保つのに苦労するから、である。以前ちょっと触れた(*1)が、MacroOps Fusionですら広い範囲の適用を行うためにはSide-Effectが問題であるとしており、Helper Thread & 投機実行なんてメカニズムを入れるのはさらに大変であろう。であれば、こうしたSide-Effectがおきにくい命令セットを新規に用意するほうが簡単だし、それをSSEの将来の拡張版として登場させるのは理にかなっているだろう、というのが筆者の見解である。

ということで

やっと結論にたどりつきました。数回程度で軽くこなすつもりが、気がついたら年を跨いで18回。どうしてこう長くなるのやら。ということで、次回から全く違う話題をお届けしたいと思います。とりあえずここまでお付き合いいただきありがとうございました。

(*1) このページのPhtoo27/28の直後でも、P5世代をOOO発行と勘違いしている。これはP6世代の間違いである。ずいぶん長く勘違いしていたものだ(とか言ってる場合ではないな。すみません)。

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インデックス

連載目次
第421回 MCUで遊ぼう Part2 (12)
第420回 MCUで遊ぼう Part2 (11)
第419回 MCUで遊ぼう Part2 (10)
第418回 MCUで遊ぼう Part2 (9)
第417回 MCUで遊ぼう Part2 (8)
第416回 MCUで遊ぼう Part2 (7)
第415回 MCUで遊ぼう Part2 (6)
第414回 MCUで遊ぼう Part2 (5)
第413回 MCUで遊ぼう Part2 (4)
第412回 MCUで遊ぼう Part2 (3)
第411回 MCUで遊ぼう Part2 (2)
第410回 MCUで遊ぼう Part2 (1)
第409回 MCUで遊ぼう(57)
第408回 MCUで遊ぼう(56)
第407回 MCUで遊ぼう(55)
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第401回 MCUで遊ぼう(49)
第400回 MCUで遊ぼう(48)
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第350回 USB 3.0の研究(77)
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第348回 USB 3.0の研究(75)
第347回 USB 3.0の研究(74)
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