【コラム】

セカンド・オピニオン

191 Core MicroArchitectureをもうすこし(15)

 

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これからのアーキテクチャ(続き)

よしんば、設計のコストが引き合うものだとしよう。次の問題は、消費電力である。ものすごく単純化して言えば、トランジスタの数に比例して消費電力は増える。トランジスタの消費電力は、スイッチング動作で消費される電力(Dynamic Power Consumption)と、待機時に流れるリーク電流による消費電力(Static Power Consumption)の和となる。問題は昨今のCMOS回路の場合、リーク電流が非常に馬鹿にならないことだ。先の消費電力、もう少し細かく言えばDynamic Power Consumptionは動作周波数に比例関係があり、Static Power Consumptionはトランジスタ数に比例関係がある。もっともDynamic Power Consumptionはトランジスタ数と無関係かというとそんな訳もないのだが、様々な技法により直接関係がしにくくなっている。例えばClock Gatingと呼ばれる技法を使い、使っていないユニットへのクロック供給を止める事で、あるユニットのDynamic Power Consumptionを極めて低く抑える事が出来る。パイプラインで言えば、例えば実行ユニットが4つあったとして、ある時はこのうち1つしか使ってない場合、残り3つの実行ユニットへのClock供給を止めると、消費電力は4分の1になる(本当はこんな単純な話ではないが、イメージ的には間違っていない)といった方法だ。これを全面的に導入することで、かなり消費電力を下げることに成功したのがIntelのBaniasで、以後Dothan / Yonah / ConroeとこのClock Gatingによる消費電力管理は継承されている。結果、トランジスタ数が増えたからといって、単純にDynamic Power Consumptionは上がらない事になっている。

これに比べてStatic Power Consumptionはもう少し話が厄介だ。Clock Gatingはあくまでも名前の通りClock信号を止めるだけで、トランジスタへの電圧供給そのものを止める訳ではない。そして電圧供給を行う限り、リーク電流は発生し、これがStatic Power Consumptionとなる。トランジスタの構造を工夫することで、これの発生を抑える技術は色々研究されているが、最近の動向を見る限り、使える技術を全部使っても、微細化が1世代進むとそれなりにリークが増える、という感じだ。特に65nm世代の場合、90/80nm世代からスピードを上げなければ消費電力を落とす事は実現できているが、90/80nm世代よりも速度を上げようとするとリークが急激に増えてしまうといった状況になっているようだ(*1)。これを抑えるために、

  • 高速動作が必要な回路は、リークが多くなる事に目をつむって高速なトランジスタ(=スレッショルド電圧が低い、バイアスを掛けない、etc)
  • 低速動作で十分な回路は、スレッショルド電圧を上げたりバイアスを掛けることでリークを減らした低速なトランジスタ

といった使い分けが一般的になってきている。中には低速/高速だけではなく、もう何段階かに分けて制御している製品もあるようだ。問題は、デコーダとかスケジューラはまさしく「高速動作が必要」な場所な事だ。したがって、ここが複雑化した場合、そのまま消費電力が増える事になる。そうなると、ここでまたポラックの法則が効いて来る訳だ。つまり性能を1.333...倍にするためには、トランジスタ数(~Static Power Consumption)が1.777...倍になってしまう。これを抑えるためには、Static Power Consumptionが増えた分、Dynamic Power Consumptionを下げて辻褄を合わせるしかない。要するに、動作周波数を下げる事になるわけだ。3年ほど前までは、CPUの消費電力は「この先問題になる」とか言われつつあんまり真剣に考えてなかった節がある(R&Dのレベルではともかく、実際の実装はひたすら消費電力が増える方向だった)。ところが今は単に性能のみならず、Performance / Power Ratioをも追求する方向で世界は動いており、こうなるとIPCを追求した結果性能が下がる、という事になりかねない。

実のところ筆者が"IPC=3"という数字にこだわるのは、ちょっと訳がある。かなり古い話で恐縮だが、2002年の2月にAMDのDirk Meyer氏(現在はAMDのCOOだが、当時の肩書きはCPG:Computation Products GroupのGroup Vice Presidentだった)が来日してPress Conferenceが開催された。その席でx86でIPC=3を越える可能性を尋ねたところ、氏は明確に「IPC=3は越えられると考えている」と答えた。これが常に頭にあったからこそ、「いつIPC=3を越えるのか」を注視していたわけだが、どうもこの可能性は短期的にはなくなったと見て良さそうだ。すくなくとも現行のアーキテクチャの延長でIPC=3を越える可能性はIntel / AMD共にないだろう(続く)。

(*1) ひたすら高速なトランジスタを追求しているIntel / AMD / IBMとかはともかく、TSMC / UMCあたりのファウンダリを使った製品を見ると、殆どが90/80nmではNormal Processなのに、65nmではほぼ全てがLow Power Processを使っているのが非常に面白い。それも携帯向けのARMとかだけでなく、通信コントローラなどPower Consumptionにゆとりがある筈の製品すらLow Powerというのがこのあたりの事情を物語っている気がする。

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インデックス

連載目次
第421回 MCUで遊ぼう Part2 (12)
第420回 MCUで遊ぼう Part2 (11)
第419回 MCUで遊ぼう Part2 (10)
第418回 MCUで遊ぼう Part2 (9)
第417回 MCUで遊ぼう Part2 (8)
第416回 MCUで遊ぼう Part2 (7)
第415回 MCUで遊ぼう Part2 (6)
第414回 MCUで遊ぼう Part2 (5)
第413回 MCUで遊ぼう Part2 (4)
第412回 MCUで遊ぼう Part2 (3)
第411回 MCUで遊ぼう Part2 (2)
第410回 MCUで遊ぼう Part2 (1)
第409回 MCUで遊ぼう(57)
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第407回 MCUで遊ぼう(55)
第406回 MCUで遊ぼう(54)
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