【コラム】

セカンド・オピニオン

189 Core MicroArchitectureをもうすこし(13)

 

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あけましておめでとうございます。昨年末にお約束した通り、今年はもう少しさっさと進めることにします。

これからのアーキテクチャ

昨年末に示したサンプルコードには色々意見のある方も居られるようだ。まぁロードをずらずら並べたりするのは馬鹿なのは間違いないし、nopを1命令と数えるなという意見の方もおられた(*1)。チューニングという観点からすれば、これらはいずれも正鵠を射た反応だと思うが、CPUのアーキテクチャを実装する側から見ると、「こんなプログラム実行してられるか」と放棄する訳にもいかない。どんな愚直な命令が来ようとも、それを忠実に実行しなければならないからだ。

こうした愚直な命令に対して、忠実に「どんな命令でも早く」を実装したのがK8だろう。勿論K8は万能ではない(こちらOverall DetailでFile Decriptionの性能がやけに低いのなどはその好例と言える)わけで、勿論苦手な処理も存在するが、大雑把に言えば妙な制約が少ないのが特徴である。対してCore2(というか、Dothan / Yonah / Conroeという一連のプロセッサ)は、命令がある程度最適化されていることを前提にした作りになっており、これを外すと大きく性能を落とす作りで良しとされているように見える。この違いはどこから出てきたか? というと、もともとK8がサーバー用途を非常に重視した作りなのに対し、Core Microarchitecture(というか、その元となるBanias Architecture)はモバイルにおけるPerformance / Power Ratioを重視した作りになっている。前者は、そもそもAMDがK7でデスクトップマーケットにある程度の橋頭堡こそ確保したものの、サーバーマーケットへの足がかりが十分取れていなかった事を反映してか、確実にサーバーマーケットでの性能を高くするような仕組みが随所に儲けられている。例えば分岐予測メカニズム一つとっても、K8のそれはデスクトップとかノート向けプロセッサのものとは到底思えない過剰なものになっている。これだけの分岐予測が必要なプログラムというのは、明らかにサーバーなどで実行される巨大アプリケーションを意識したものだ。このコアをそのままデスクトップとかモバイルに持ってきたのがAMDの製品ラインナップであって、この方向性は今後も変わらない。例えば昨年のComputexでMobile向け新コアの説明がちょっとあったが、Memory ControllerとHyper Transport Linkのみがモバイルに最適化されたという話で、コアそのものはK8L(というか、Revision H世代?)と共通になってゆく模様だ。今後、例えばClock Gatingのメカニズムが多く入ってゆくといった話はあるかもしれないが、モバイルにあわせて演算パイプラインを最適化するといった話にはならないだろう。ここから見ると、例えばx86換算で3命令/Cycleを引き出すのは難しいと見られる。

好対照を成すのがIntelである。こちらは次世代(つまり45nmプロセスを使うWolfdale / Penryn)までは引き続き、Mobileを重視したコアを全セグメントに投入しつづける。単純に言えば「他に間に合うコアがないから」というのは大きな理由の一つであるが、その次になるNehalem世代に揺り戻しが来るか、引き続きMobileベースに近いものになるのかは今のところはっきりしていない。一説によればある程度MobileをベースとしながらHyper-Threadingを復活させるなんて話もある。これはどういうことだろうか?

Hyper-Threadingを復活させるということは、単純に言えば実行ユニットの数が増えるという事になる。Hyper-Threadingは本来、実行ユニットの数が多いのに、依存性解消がうまくいかないから遊びが出てしまう事の対策である。依存性解消が出来ないから遊びが出るのであれば、全く依存性の無い複数のコンテクストを実行すれば効果的に実行ユニットが使われる、という話であって、つまりスケジューラ段の性能改善の方法である。これは確かに巧みな方法であるが、欠点としてはある特定のコンテクスト(実際の実装ではこれがスレッド、という形になるのが一般的である)そのものの実行を高速化できるわけではないことだ。勿論Helper Thread、かつてはSpeculative Pseudo Multi Threadingなんて呼んでいたが、要するにSingle Threadの処理を無理やりMulti Threadingで行い、メモリロードの時間を短縮するなんて技法は今も開発が続けられているが、一般的に利用できる状況にはなっていないし、これは単にメモリロード時間の短縮とか分岐予測ミスのペナルティ削減を目的としたもので、IPCそのものの改善と言うわけではない(長期的に見ればSustained Performanceの改善には繋がるわけだが)。こちらからも、Intelもまた3命令/Cycleを越える性能を引っ張りだそうとは真面目に考えていない事が判る。

両社とも表面的な理由は違うが、やはり同じ問題に直面し、これを乗り越えることを事実上放棄している感がある。ではその問題は何か? という話は次回に。

(*1) nopで「実行ユニットが動くか」と問い掛けれられれば、恐らくNoである。"Intel 64 and IA-32 Architectures Software Developer’s Manual Volume 2B: Instruction Set Reference, N-Z"でNOPの項を見れば判るとおり、NOPはEIP以外のマシンステートを一切いじらない。だからといって、NOPは実施されないわけではない。スケジューラ段ではNOPのためにある実行ユニットが1Cycle分確実に割り当てられる。実際にNOPを入れるとYonah/Dothanではループ処理のスループットが変化したのがその証拠である。ちなみに原稿では示してないが、Core 2でもやはり確実に1Cycle分、1つの実行ユニットを占有する。前回サンプルコードは示したので、これを適時書き換えて試していただければ、と思う。

実のところNOPはこうしたテストに最適である。特に今回の場合、

  • サイズが1Byte:Core2の場合、Decode Prefetchが16バイトとそれほど大きくない。なので、なるべく命令サイズが小さい方が、Prefetchの制限に引っかかりにくい。
  • レジスタ操作が無い:他の命令もレジスタ操作を行っているから、ここでさらにレジスタ操作を行う命令を追加すると、「同じレジスタを割り当てる→レジスタ操作が依存関係になり、スループットが落ちる」「違うレジスタを割り当てる→Core 2の持つ「同時操作レジスタ数の上限」に引っかかる」となってうまくない

の2つは、他のx86命令では得にくい長所といえる。

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インデックス

連載目次
第421回 MCUで遊ぼう Part2 (12)
第420回 MCUで遊ぼう Part2 (11)
第419回 MCUで遊ぼう Part2 (10)
第418回 MCUで遊ぼう Part2 (9)
第417回 MCUで遊ぼう Part2 (8)
第416回 MCUで遊ぼう Part2 (7)
第415回 MCUで遊ぼう Part2 (6)
第414回 MCUで遊ぼう Part2 (5)
第413回 MCUで遊ぼう Part2 (4)
第412回 MCUで遊ぼう Part2 (3)
第411回 MCUで遊ぼう Part2 (2)
第410回 MCUで遊ぼう Part2 (1)
第409回 MCUで遊ぼう(57)
第408回 MCUで遊ぼう(56)
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