【コラム】

セカンド・オピニオン

43 バスのアーキテクチャ - 過去から未来へ(4)

大原雄介  [2003/09/04]

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○Shared Clockと配線遅延

図1 Shared Clock

さて、引き続き遅延の問題を説明する。ちょっと一例として、図1の様な構成を考えよう。Device1とDevice2が4ビット(+クロック)のパラレルバスで接続されている形態だ。ここで、微妙に配線の長さが異なっているとしよう。最短はクロック信号、最長はデータ4である。さて、ここでクロックソース、つまりクロック信号の発生源はDevice1に接続されており、Device2はDevice1からバス経由でクロックを供給されるという方式だ。

さて、ここでタイミングチャートをちょっとみてみよう。まずDevice1からデータが出てくるとき、それはAの様にクロック、データ共に位相が揃っている。これは当然のことである。ところがこれをDevice2が受け取るときには、Bの様に位相が多少ずれる。配線遅延があるためクロック信号自体がずれているし、更にデータも(配線の長さが異なるから)更に位相がずれることになる。といっても、これはDevice1から見た話で、Device2からみればデータ信号のずれはそれほど致命的ではない。この程度なら問題なく吸収できるだろう。

図1A-B(A:Devicce1送信、B:Device2受信)

さて問題は、Device2から信号を送り返す場合だ。図1のCがその図だが、当然この場合、クロック信号とデータ信号の位相は揃えて送り出される。が、それはDevice2から見た場合の話で、Device1から見ればクロック信号の位相はずれたままだから、データも当然、位相がずれた状態となる。これをDevice1が受け取った時の図が図の1Dとなる。ここで厄介なのは、Device1は外部からクロック供給を受けているので、もはやデータとまるっきり位相が合っていないということだ。データだけが半クロック以上位相がずれ、しかもデータ1~4で更に微妙なずれが生じている。これだけ位相がずれていると、データを正しく受け取るのは極めて困難な作業となる。

図1C-D(C:Devicce2送信、D:Device1受信)

図2 Source Synchronous

これに対しての対策は2つある。1つはSource Synchronous、もう1つは等長配線である。まずSource Synchronousから説明しよう。図1におけるクロック位相の致命的なずれは、Device2の駆動クロック自体がクロック信号から供給されていた事に起因する。そこで、これを図2のように完全に分離した。その上で、データクロックは「信号のクロック」として別の取り扱いをすることにした。さて、ではデータはどうなるか?

まず、Device1→Device2のデータ転送の場合、データクロックはDevice1から出る事になる。信号も同タイミングで送出されるから、出るときには図2のAの様に揃って信号が出る。まぁ受け取る時には配線遅延があるので、図2のBの様に多少タイミングがずれるが、これは避け様がないことだし、後述の等長配線で解決できる。一方、Device2→Device1のデータ転送の場合、送出時は図2のCの様にクロックにあわせてデータが出る。これがDevice1で受け取られる際には、図2のDの様になるわけだが、これが先の図1のDと大きく異なるのは、Device1に入力されるクロック信号をここでは使っていないということだ。

図2 A-B(A:Devicce1送信、B:Device2受信)

つまり、データクロック信号はDevice2が送出するので、クロックとデータが同期しているのである。この結果、Device2→Device1で問題なく送信できるようになる、という仕組みだ。図1の場合、クロック信号はデータ送受信の向きと無関係に必ずDevice1が送り出すようになっていたが、図2のSource Synchronousでは、データを送り出す側が一緒にクロック信号も送り出すという仕組みで、これによりデータと信号の位相差を最小にできる様になったわけだ。

図2 C-D(C:Devicce2送信、D:Device1受信)

図3 等長配線

一方、等長配線の方はというと、これはもう読んで字の如し。全ての配線を完全に一緒の長さにすれば、配線遅延は全く同じになるからデータの位相差がなくなるというものだ。もっとも、言うは易しであって、実際には全ての配線を同じ長さにするのは大変に難しい。では、どうするかというと、「一番長い配線に全てをあわせる」という方法だ。図1、2の場合、一番長い配線はデータ4になる。そこで、データクロックやデータ1~3は、データ4の長さにあわせて迂回配線をするわけだ(図3)。この等長配線、未だに広く利用されている。実際マザーボードのノースブリッジとかAGPバス、メモリスロットの周辺などを良く見れば、迂回している配線の山を簡単に見つけられるはずだ(Photo01)。これは、データ長を等しくする事で位相差を生じさせないための工夫である。

Photo01:筆者手持ちのnForce2マザーボード(ASUSTeK A7N8X)のNorthbridge周辺。よく見れば、マザーボード上の配線のいたるところがこんな状態である

昔はこの等長配線、結構大変な作業だった。というのは、マザーボードの設計ツールがこれに対応しておらず、手作業で長さを揃えるなんて苦労があったらしい。ところがある時期から設計ツールが対応したため、今では「この配線とこの配線は同じ長さにする」と指示するだけで、設計ツールが自動的に迂回ルートを設計してくれるから、設計の難易度はそれほどでもない(というよりも、たやすい)事になってしまった。現在のFSBやAGPスロット、メモリバスなどは、こうした等長配線やSource Synchronousの技法によって支えられているといって良い。

図3 A-B(A:Devicce1送信、B:Device2受信)

ただ、現状の世代はこれでも何とかなったが、これに続く世代ではこれをもってしてもなんともならなくなってしまった。次に出てきた問題は何か、というあたりを次回お話したい。

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