DDC技術の活用によりCortex-M0プロセサの電力半減を実現したSuVolta

SuVoltaは、Deeply Depleted Channel(DDC)というトランジスタ構造を発明し、その技術をライセンスする会社である。しかし、LSIを作って実証しないと中々信じてもらえないので、各社とタイアップしてDDC技術を製造プロセスに取り入れ、LSIを作るという努力を行っている。

SuVoltaは昨年のHotChips 24でもDDCの原理とメリットについて発表を行ったが、今年はCortex-M0プロセサを実際に製造して、消費電力を半減という具体的な成果を発表した。なお、Cortex-M0はARMの組み込み用のコアで、IoTの時代には大量に使用されると見られている。

SuVoltaのDDCトランジスタは次の図のような構造になっている。なお、この図では、ゲート絶縁膜は描かれていないが、当然、存在する。ゲート絶縁膜の直下にはドーピングなし、あるいはごく薄くドープされた厚みの薄いシリコン層(1)がある。不純物のドープが少ないのでキャリアの移動度が高く、より大きな電流を流すことができる。これはFDSOIトランジスタと同じである。

そして、そのに(2)のVt設定層がある。この層が鍵で、ALD(Atomic Layer Deposition)などで精密にコントロールしていると見られるが、詳細は企業秘密である。FDSOIではシリコン層の厚みでVtが決まるが、DDCでは、この層のドーピングでトランジスタのVtを制御している。そして、一番下に(3)のスクリーニング層という濃いドーピングの層がある。

一口で言うと、FDSOIトランジスタのような大きなオン電流と優れたオフ特性を、普通のバルクトランジスタの製造プロセスの若干の変更で作れる。また、微細化が進むとボディバイアスの効きが悪くなるが、DDC構造では、ボディバイアスが効き、Vtのバラつきを補正することができるというのが大きなメリットである。

次の図は、トランジスタのIon(オン電流)を横軸、オフのときのIoffを縦軸にとり、特性の分布を示す図で、個々の丸が1個のトランジスタの特性を表している。左側の2つのグラフは製造されたそのままの特性で、高速のトランジスタはIonもIoffも大きく、低速のトランジスタはIonもIoffも小さい。この状態では全部のトランジスタに0.3Vのボディバイアスをかけている。

右側のグラフは、高速側に製造条件がバラついたチップにはボディバイアスを0Vに下げてIon、Ioffを減らし、低速側に製造条件がバラついたチップには0.6Vに上げてIon、Ioffを増やすという補正を行った結果で、左の図に比べると、バラつきが大きく減少している。つまり、製造条件のバラつきを補正するようにボディバイアスをかけると、高速側のチップのリーク電流を抑え、低速側のチップの動作速度を改善することができる。

次の図は65nmプロセスで製造したCortex-M0プロセサの特性で、FFと書かれたのはNMOSもPMOSもFast Fast、SSと書かれたのはSlow Slowに製造されたチップである。FFのチップはリーク電流が大きいので目標の350MHzで動作させようとすると1.2Vの電源で、8mWを消費してしまう。また、SSのチップは7mW弱の電力を必要とする。これをDDCトランジスタでボディバイアスを使って補正すると、FFのチップもSSのチップも、0.9Vで4mWで目標の350MHzクロックを達成できる。

また、8mWと同じ電力を使えば、電源電圧を1.1Vとして、35%高速で動作させることができ、1.2Vの電源を使えば、55%高速で動作させることができる。

また、SRAMはPMOSとNMOSトランジスタのIonのバランスが正常に動作する電源電圧の最低値を決める。ボディバイアスを使って補正を行うと、バランスを改善することができ、電源電圧を0.725Vから0.575Vへと150mV低下させることができたという。

結果として、65nmプロセスにDDCを取り入れ、同一性能なら電力を半減できることを実証した。また、SRAMの動作電圧を150mV下げ、消費電力を50%以下に低減できることを示し、また、最先端のHKMGプロセスにもDDCテクノロジが使えることを示したと述べて発表を締めくくった。

なお、9月初旬に富士通セミコンダクタが55nmプロセスにSuVoltaのDDC技術を取り入れ、一眼レフなどに使うイメージ処理LSIの量産を開始したことを発表しており、この技術が量産に耐えると判断されたことを示している。また、7月23日にはUMCと28nmのHKMGプロセスにDDC技術を適用する共同開発も発表しており、先端プロセスへのDDCの適用についても開発が進められている。