低リークトランジスタの使用

リーク電流を削減する1つの手法はVtを高めにしたトランジスタを使用することである。前に書いたものの逆の表現で、Vtを70~90mV高めにしてやるとリーク電流は1/10に低下する。図1.41は2009年のIEDMで発表された論文に掲載されたNMOSトランジスタの飽和電流(横軸 Idsat)とオフ電流(縦軸 Ioff)の関係を示す図である。

図1.41 Intelの32nm NMOSトランジスタの飽和電流とリーク電流の関係(IEDM 2009の論文から転載)

この図で散らばっている点は、それぞれ製造条件の異なるトランジスタのデータであるが、飽和ドレイン電流が大きなトランジスタはリーク電流も大きいという強い相関があることが分かる。この図から、公称値の1.62mA/μm(チャネル幅1μmあたりの電流という意味)というドレイン電流はリーク電流が100nA/μmの場合の値であるが、ドレイン電流を1.4mAで我慢すれば10nA/μmとなっていることが見られる。

スイッチ時間はドレイン電流に逆比例するので、これは、スイッチ時間が16%程度遅くなることを許容すればリーク電流は1/10に減らせることを意味している。ということから、最近では、プロセサの中で、どうしても速度が重要で16%の速度低下が許容できないという部分を除いては、このようなHigh-Vt(IntelのHigh-Vtトランジスタが、どの程度のリーク電流になっているかは不明)トランジスタを使うという設計が一般的であり、高リーク電流の高速トランジスタは全体の数%しか使っていないというプロセサも多くなっている。

また、最近のプロセサではチップ全体では2次、3次キャッシュのSRAMがチップの中の大きな面積を占めるというプロセサが多く、SRAMを構成するトランジスタのリーク電流がチップ全体のリーク電流を左右する。このため、SRAMの記憶セルに使用するトランジスタはHigh-Vtのトランジスタを使用するという設計が一般的である。記憶セルにHigh-Vtトランジスタを使うとBit線への読み出し電流が減り、アクセス速度が低下する。また、動作する電源電圧の下限が高くなる(低い電圧では動かない)などの問題があるが、リーク電流の低減は至上命令で、2次、3次キャッシュの場合は多少、アクセスが遅くなってもやむを得ないということで、何とか使いこなしているという状況である。

また、携帯電話などのように待ち受け時間がほとんどで、リーク電流が電池寿命を決めるようなプロセサでは、より高Vtで、スイッチ速度は高速トランジスタの半分かそれ以下であるが、リーク電流は1万分の1かそれ以下という超低リーク電流のトランジスタが用いられる。