コラム | コンピュータアーキテクチャの話

コンピュータアーキテクチャの話

    Hisa Ando 
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    目次

    第358回 HPCにおけるCPU-GPU間のデータのやり取り
    第357回 CPUとGPUの通信
    第356回 積層することで性能向上を図ったHBM
    第355回 GPUにおけるECCの考え方
    第354回 GPUのデバイスメモリのアドレスの考え方
    第353回 GPUにおける1次キャッシュのコヒーレンシ
    第352回 GPUで用いられるシェアードメモリの原理
    第351回 GPUでスレッドを同期させる手法
    第350回 NVIDIAの世代別GPUに見るハードウェアの違い
    第349回 GPUにおける条件分岐の方法
    第348回 複数のデータの処理を一度に行うGPUのメモリアクセス
    第347回 CPUとは異なり、レジスタ対応が固定ではないGPU
    第346回 Kepler GPUとMaxwell GPUの演算単位を推測する
    第345回 Kepler GPUの構成
    第344回 ワープスケジューラの仕組み
    第343回 多数のスレッドを実行させるNVIDIAの「ギガスレッドエンジン」
    第342回 「nBlocks」と「nThreads」、2つの変数の大きな違い
    第341回 GPUの事実上の標準となりつつある実行方式
    第340回 NVIDIAのGPUにおける実行方式
    第339回 よくわかっていないGPUのハードウェアの造り
    第338回 1命令の実行時間は遅いが、複数命令の同時処理で高性能を実現するGPU
    第337回 実はそれほど速くはないGPUのメモリアクセス時間
    第336回 CPUと異なるGPUにおけるコアと2次キャッシュの関係性
    第335回 キャッシュの実装を世代ごとに変化させてきたNVIDIA
    第334回 キャッシュのコヒーレンスはどのように保たれているのか
    第333回 GPUにおける1スレッドあたりのキャッシュ容量の考え方
    第332回 シェアードメモリとキャッシュメモリは何が違うのか
    第331回 汎用の科学技術計算におけるGPUのキャッシュの必要性
    第330回 レジスタファイルとシェアードメモリ
    第329回 GPUは膨大なバンド幅をどうやって実現しているのか?
    第328回 「GPU」はスループット重視のプロセサ
    第327回 CMOSにおける消費エネルギーと動作速度の関係
    第326回 1ビット訂正ハミングコード
    第325回 エラーの検出方法
    第324回 GPUのエラー発生頻度はどの程度のものであるか?
    第323回 GPUで用いられるメモリのエラー検出手法とその訂正手法
    第322回 GPUが用いるメモリのアクセス時間の短縮方法
    第321回 GDDR5の後継として検討されるHBM
    第320回 なぜGPUにはDDR DRAMではなくGDDR DRAMが用いられるのか?
    第319回 CPUに比べて圧倒的に多いレジスタ数
    第318回 GPUはどうやってマルチスレッド処理を行っているか
    第317回 浮動小数点演算器の搭載により科学技術計算分野での活用が進んだGPU
    第316回 GPUが高性能な理由
    第315回 ばらばらのメモリアクセスパターンを処理する必要があるSIMT方式
    第314回 Teslaアーキテクチャが採用した「SIMT方式」
    第313回 1つの命令で複数の演算器を動かす「SIMD」
    第312回 固定小数点の演算から、浮動小数点の演算へ
    第311回 現在のGPUの主流となっている「ユニファイドシェーダ」
    第310回 超マルチスレッドプロセサである「GPU」に見るグラフィックス処理
    第309回 SPARC Tシリーズに受け継がれるSunのNiagaraプロセサの思想
    第308回 Intel CoreやXeonも採用しているSMT方式
    第307回 VMTによりハードウェア効率を向上させたIBMのPOWER3
    第306回 メインプロセサが多スレッドをサイクルごとに切り替えて実行するHEPスパコン
    第305回 複数の命令列を並列実行するマルチスレッドプロセサ
    第304回 電力の削減と高性能の両立を狙ったARMのbig.LITTLE
    第303回 マルチコア以下の状況にあるメニーコアプロセサの電源制御
    第302回 最新CPUで採用 - 同じパッケージに搭載される安定化電源技術
    第301回 動的に電圧と周波数の制御を行った初の商用プロセサ - TransmetaのCrusoe
    第300回 将来のメニーコアに向けたアーキテクチャとその課題
    第299回 MITのマルチプロセサ研究の成果を活用 - Tilera
    第298回 Intelのメニーコアチップ - Xeon Phi
    第297回 輸出ディレクトリを用いたキャッシュコヒーレンス
    第296回 メニーコアにおけるキャッシュコヒーレンス
    第295回 メニーコアにおけるバリア同期の課題とその解決手法
    第294回 メニーコアの接続に威力を発揮する2次元メッシュネットワーク
    第293回 メニーコアにおけるクロスバネットワークとリングネットワークの特徴
    第292回 リングの利用効率を向上する複数トークン方式「スロッテッドリング」
    第291回 LANに見るEthernetとトークンリング
    第290回 クロスバスイッチとリングバス
    第289回 マルチプロセサにおけるメモリアクセスの高速化手法
    第288回 MESIにForwardingという状態を付け加えたMESIFプロトコル
    第287回 MESIプロトコルとMOESIプロトコル
    第286回 4つの状態を使用するMOSIプロトコル
    第285回 共通メモリ型マルチプロセサで必要なキャッシュコヒーレンシの維持
    第284回 バスの使用効率を向上することが可能なスプリットトランザクションバス
    第283回 初期のマルチプロセサシステムで採用されたコモンバス方式
    第282回 マルチコアプロセサのすべてのコアでメモリを共有する構成 - SMP
    第281回 マルチコアはどうやって性能を向上させているのか
    第280回 半導体業界がこぞってマルチコアに舵を切った理由
    第279回 消費電力低減のための電源電圧の低下が引き起こす漏れ電流の増大
    第278回 なぜ、CMOSは低消費電力を実現できるのか?
    第277回 マルチコアを実現するために必要なアーキテクチャ
    第276回 Googleや「京」に見るエラー訂正技術
    第275回 ハードウェアではなくシステム全体で見た場合のエラー検出/訂正技術
    第274回 論理回路で用いられるエラー訂正技術
    第273回 複数ビットに対応するブロックエラー訂正コード
    第272回 2ビットエラーによるシステムダウンを減らすデータポイゾニング
    第271回 DRAMの1ビット固定故障への対応手法「エラーロギング」
    第270回 メインメモリのエラー訂正手法「Scrubbing」
    第269回 IBMの研究員が考案したHsiaoコード
    第268回 Single-bit Error Correction Double-bit Error Detection(SECDED)コード
    第267回 ハミングコードを用いたエラー訂正
    第266回 再送と並び広く用いられているエラー訂正符号
    第265回 同じデータを再送することでエラーを訂正
    第264回 理論的なエラー検出コード - CRC
    第263回 パリティチェックとチェックサム
    第262回 ハミング距離
    第261回 ウオッチドッグタイマー - プロセサで良く用いられるエラー検出法
    第260回 偶数パリティと奇数パリティ
    第259回 Algorithmic Checkを用いたエラー検出
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