【レポート】

PCI-SIG DevCon 2017 - 策定完了が目前のPCIe Gen4、PCIe Gen5の策定作業がスタート

1 目前に迫るPCI Express 4.0の標準化作業の完了

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PCI-SIGは6月7日~8日にサンタクララで恒例のPCI-SIG DevConを開催した。今年はPCI-SIGの25周年にもあたるが、流石に参加は出来ず電話会議の形でプレスブリーフィングにのみ参加させてもらった。ということで同ブリーフィングの内容をまとめてお届けしたい。

PCI Express 4.0

まず策定中だったPCI Express 4.0の標準化作業であるが、同日Revision 0.9がリリースされた(Photo01)。PCI-SIGによれば「もうほとんど変更は考えにくい」そうで、Final IP Reviewが現在メンバー企業により行われている最中である。この最終レビューの期限は8月7日の17:00(太平洋時間)となっており、取りまとめて問題がなければこれで1.0がリリースされることになる。そんな訳で特に問題が出なければ、今年8月末か、遅くても9月中にRevision 1.0がリリースされる模様だ。

Photo01:Performance Enhancement(性能強化)の話は後述

実はこうした動きを先取りする形で業界は動いている。例えばMelalnoxは2017年3月7日にPCIe Gen4に対応した100GbEのコントローラをリリースしているし、PCI-SIG DevCon 2017でも7社がPCIe Gen4に対応したソリューションの展示を行った(Photo02~08)。

Photo02:CadenceはPCIe Gen4対応PHYのIPを用意。TUVの認証を取得し、ISO26262 ASIL-Bに対応、というあたりが割と早い時期に自動車向けにも投入されることを想定しているようだ

Photo03:Synopsysも同じくPHYのIPを提供。ただ現時点ではRevision 0.7準拠だそうだ

Photo04:Teledtne LeCroyはPCIe Gen4に対応したプロトコルテストツールを展示

Photo05:Keysightも既存の製品でPCIe Gen4の対応をアピール

Photo06:Mentor GraphicsはVeification IPを展示

Photo07:PLDAはPCIe Gen4対応のPCIe Inspectorを発表

Photo08:ViaviはPCIe Gen4対応Protocol Analyzer/Jammerを展示。こちらも検証/テスト向け

おそらくCPUやSoCベンダ、それとネットワーク/ストレージベンダはいずれもPCIe Gen4への対応を進めているはずで、2018年には多くのCPU/SoCやネットワーク/ストレージアダプタがPCIe Gen4対応をアピールすることになると思われる。

ところでPCIe Gen4での追加というか変更点だが、受信側のマージンを当初より若干広げた事、およびTagとCreditを拡張した事が挙げられている(Photo09)。逆に言えばこの程度の変更しか無いということでもある。

Photo09:Lane Margingは受信側のイコライザ、つまりElectrical Layerの調整。一方Tag/Creditは上位のTransaction Layerの話である。やはりTransaction Layerにも若干手が入ることになったか、という感じではあるが、この程度なら差異の吸収は容易だろう

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インデックス

目次
(1) 目前に迫るPCI Express 4.0の標準化作業の完了
(2) 次世代PCIeとなるGen5の策定作業がスタート


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