次世代となる「ZettaScaler-2.0」は16nmプロセスチップを搭載
TSMCの16nm FinFETプロセスを使う「PEZY-SC2」チップの開発は佳境に入っており、2017年2月にはES(Engineering Sample)の入手という工程で進んでいるという。非常に厳しい工程であるが、このチップに問題が無ければ、2017年6月のISC 2017に間に合わせることができる可能性も僅かながらありそうと期待している。
ZettaScaler-2.0(ZS-2.0)の1ノードは、順調に進めば4096個のPEZY-SCコアと12コアのMIPS64コアで構成される予定とのことである。
ThruChip Interfaceの超高バンド幅メモリを採用
PEZY-SC2の目玉の1つが、超広帯域の磁界結合(慶應義塾大学の黒田教授のグループと開発を進めるThruChip Interface、TCI)のメモリである。TCIは極薄に研磨したシリコンチップを重ね、チップ間をコイルの磁界で信号伝送する技術である。磁界で信号を伝送するので、TSVのようにチップを貫通するビアを作るという特別な工程は必要ない。このためコストを低減することができるという。
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コイルを使って磁界でチップ間の信号伝送を行うThruChip Interface。この図を含め、次の3枚のスライドは、Post Mooreのワークショップで、慶應義塾大学の黒田先生が示したものの引用である |
TCIの伝送では、チップを薄く研磨して、コイル間の距離を小さくすれば伝送速度が向上する。距離を20μmまで縮めると、1つのコイルで80Gbpsの高速信号伝送ができる。これはTSVでチップ間の信号伝送を行うよりも高速である。
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コイル間の距離を20μmまで薄くすると80Gbit/sの信号伝送速度が得られる |
しかし、磁界ではチップを動作させる直流の電圧を供給できないので、結局、TSVが必要となると思うところであるが、黒田先生は、通常のトランジスタのソース、ドレインの形成の10倍程度の高濃度のドーピングを行えば、シリコンビアの抵抗はDRAMに給電するのには十分使えるレベルになるという。
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低抵抗の高濃度のドーピング領域(図でHDSVと書かれている部分)で電源ビアを形成する。こうすれば、TSVを使わないDRAMの3D積層ができる |
PEZYグループは、このTCIの特許の実施権を取得して特許自体の取得契約も締結しており、UltraMemoryがTCIを使う超広帯域の3D積層DRAMの開発を行っている。当初の開発目標は、8GbitのDRAMダイを8枚積層し、容量64Gbitで512GB/sのメモリバンド幅を持つTCI DRAMを開発するというものである。
次の写真は、TCI伝送のテストチップで、TCI DRAMの論理回路が入ったベースチップとPEZY-SC2間の接続の部分が造られている。テストチップには送受信のコイルと回路が入っており、コイルの作られているチップの表面同士を向かい合わせて、2つのチップを貼り合わせて、伝送特性の測定が行えるようになっている。
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TCIテストチップ。2個のチップの表面にコイルを作り対向させたテストチップ |
PEZY-SC2はTCI DRAMとDDR4 DRAMの両方を使用
PEZY-SC2には、インタポーザを経由して、このTCI DRAMを8個接続する。また、PEZY-SC2は8チャネルのDDR4 DRAMを搭載する。これはIntelのKnights Landingが広帯域のMCDRAMと、容量を稼ぐためのDDR4を搭載するのと同じ考え方である。
しかし、UltraMemoryで開発するTCI DRAMは、1個で512GB/sの帯域を持つ。これは、HBM2の256GB/sの2倍のバンド幅である。TCI DRAMを8個搭載するとPEZY-SC2のメモリバンド幅は4TB/sという圧倒的な超広帯域となる。容量は、TCI DRAMが32GB、DDR4が256GBを予定している。
このノードを1GHzクロックで動かすと、ピーク性能は8.2TFlopsで、メモリ帯域は4.1TB/s、B/F比は0.5というノードとなる。このノードは1個のPEZY-SC2チップで実現する計画であるが、TSMCの16nmプロセスを使うDDR4、TCI、PCIeなどの各種I/Oマクロが見込みほど小さくなっておらず、2チップに分割して作り、パッケージ上、あるいはモジュールボード上に2チップ搭載という形になる可能性も出てきているという。その場合も、モジュールのサイズは多少大きくなる程度という。
