【レポート】

SC15 - Tezzaronの最大18ウェハを積み上げる3D実装のDiRAM4アーキテクチャ

Hisa Ando  [2016/01/06]

SC15の展示場で、建築の足場のような鉄パイプで3階建ての櫓を作っていた会社があった。「Tezzaron」という会社で、 3階に上がると、展示場全体が見渡せるとブースの前を通る人を呼び込んでいた。

3階建ての足場を作って人を呼び込んでいたTezzaronのブース

きわものかと思ったのであるが、なかなか技術的に面白いものを作っていた。TSVを使った3D実装はHBMやHMCで実用化されつつあるという状況であるが、Tezzaronの技術はTSVよりもずっと高密度の接続ができ、性能的により良いものが作れるという。また、最大18枚のチップを積み重ねることができるとのことである。

Tezzaronの3D積層のウェハ。1/4にカットしたもの

Tezzaronのウェハの断面写真。この写真は8枚積層である

次の図のようにメモリチップとコントロールチップを積層する点は、HBMなどと似ているが、Tezzaronのスタックのメモリチップはメモリアレイだけを搭載し、デコーダやセンスアンプなどのメモリの周辺回路はコントロールチップに置かれている。このように周辺回路を含まないことでメモリチップを小さくする、あるいは、より多くのビットをメモリチップに詰め込める。

周辺回路を別チップにすると、一般に、メモリチップとの接続本数が増えたり、配線が長くなったりするという問題がでるが、Tezzaronのチップ間の接続はTSVよりずっと小さく、チップ内の接続とあまり変わらず、問題にならないという。このように要素別に分解した形でRAMを作るので、Tezzaronは、Dis IntegratedなRAMということで、「DiRAM4アーキテクチャ」と呼んでいる。

16枚のメモリチップとコントロール層、I/O層のチップを積層する例

通常のTSVは、ウェハを貫通する接続に銅を使い、アグレッシブなものでも、直径が5μm、長さが50μm程度である。これに対してTezzaronの接続はタングステンを使い、直径が1μm以下で長さも10μm以下と短い。

タングステンによる接続はLSIチップのシリコン層に作ったMOSトランジスタと第1層のメタル配線を接続するのに広く用いられており、微細な接続ができる確立した技術である。しかし、10μm以下(6μm程度という話も聞いた)の接続しかできないので、ウェハをそれ以下の厚みにすることが必要となるという。

Tezzaronの接続は直径1μm以下、長さは10μm以下と小さい

平面方向で見ると、通常のTSVでは40μm×50μmの面積に1本の接続であるが、Tezzaronのやり方では3μm×3μmに1本と200倍以上(図では66倍以上と書かれている)の密度の接続ができる。TSVの場合はウェハに大きな穴を空けてTSVを作ることによる機械的なストレスがピッチを決めるが、Tezzaronの方法はストレスはなく、位置合わせの精度でピッチが決まっているという。

Tezzaronの接続は、通常のTSVに比べて、圧倒的に高密度の接続ができる

通常のTSVの場合は、ウェハを製造し、プローブテストで検査し、良品のチップの位置を覚えて置く。そして、ウェハを50μm程度の厚みまで研磨して、それを切断してチップにする。良品のチップを選んで積層を行ってパッケージに入れ、バーンインやテストを行うという手順で製造される。

10μm以下という薄いウェハを実現するため、Tezzaronの場合は、ある程度の厚みのベースウェハ(Supporting Substrate)からスタートし、次のウェハの接合を行なったら、一番上のウェハを薄く研磨するという手順を繰り返す。このようにすれば、研磨する対象はベースウェハより厚いものとなり、10μm以下という極薄の壊れやすいウェハを研磨するという必要は無くなる。ただし、ウェハ1枚ごとに、積層、研磨を繰り返すことが必要になる。

なお、接合にははんだなどは使わず、位置を合わせて200℃程度に加熱すると接合されるという。

そして、必要な枚数のウェハの積層が終わったら、プローブテストを行い、ウェハを切断して良品のスタックを選別してパッケージに入れ、バーンインやテストを行う。

Tezzaronは、全部のウェハの積層が終わるまでテストが出来ない

TSVのプロセスでは、メモリウェハは1枚ずつ検査されて、最後のスタックを作る段階では不良のチップはスタック組み立てから除外される。しかし、Tezzaronの場合は、メモリウェハ間を接続する直径1μmの電極は小さすぎてプローブを接触させてテストすることはできない。また、ウェハ同士を接合するので、不良チップがあってもそれを除外することができない。

したがって、このようなやり方では良品のスタックの歩留まりは非常に低く、実用にはならないというのが一般的な見方であった。

これに対してTezzaronは「BiSTAR(Built in Self Test and Repair)」というやり方を考案した。BiSTARは、ウェハ間の接続が高密度で短い接続で行えることを利用して、メモリチップの中の不良があるサブアレイを切り離して、良品のサブアレイで置き換える。この置き換え回路は、あらかじめチップに組み込んで置く。

全ウェハが積層された状態で試験し、不良部分を除いてリペアするBiSTAR

ウェハ間の接続が短いので、このスペアのサブアレイは同じチップ内にある必要はなく、他のウェハに有っても良い。このため、スタックするウェハの枚数が増えるにしたがってスペアのサブアレイの数も増えるので、次の図に示すように、良品のスタックが得られる確率はスタックのウェハ枚数が増えるにしたがって高くなるという。

スタックするウェハの枚数が増えると、スペアのサブアレイの数も増えるので、BiSTARリペアを使った歩留まりは向上する

Tezzaronの1ウェハごとの接合と研磨によるウェハの薄型化は、確かに製造工程を複雑にしコストアップの要因となるが、TSV接続に比べて100倍以上の高密度の接続が実現できるこのテクノロジを使えば、10nmテクノロジを使わないと実現できない程度の高密度のメモリを45nmテクノロジで実現できるという。したがって、組み立て工程がある程度コストアップになっても、メモリ容量の点で差別化した製品が作れるので、全体としてはメリットがある。

また、性能が上がることによるメリットもある。ネットワークプロセサは高速のメモリアクセスを必要とし、400Gbit/sのパケット通信の処理を行うためには、パケットバッファとして4GbitのDRAMで1TB/sのアクセスを必要とし、576Mbitで12BT/sのテーブルアクセスと576Mbit/sで5TB/sのアクセスができるSigmaQuad IIIeメモリが必要であるという。

このためには30個のDDR3 DRAMと12個のRLDRAM3チップと4個のSRAMを必要とするが、Tezzaronの3D積層DiRAM4を使えば1個のスタックで済んでしまい、26mm×32mmのインタポーザに載ってしまう。このため、装置全体では、Tezzaronの3D積層のコストアップを上回るコストダウンが実現できるという。

400Gb/sのルーティングを行うネットワークプロセサのメモリを市販のメモリチップを使って作ると50個近いメモリチップが必要であるが、TezzaronのDiRAM4を使えば1スタックで実現でき、26mm×32mmのインタポーザに載ってしまう

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