Revision B1で何が変わったのか

さて、そのRevision B1であるが、現時点でガーバーが公開されている対象はJEDEC会員企業のみであり、一般にはガーバーは公開されていない。これは結構厳密な縛りがあるようで、筆者もRevision B1のガーバーファイルはいまだにお目にかかれていない。ただ、幸いな事に電気的特性に関しては「JEDECでSpecification」が公開されており(ダウンロードにはJEDECサイトへの無償の登録が必要)、これを見ると「何がどう変わったか」が分かる。

何が変わったか? というと、配線長の大幅な短縮である。例えばPhoto02はSpecificationの中で信号の配線長に関する規定の部分である。ただこのままだとよく分からないと思うので、上側の図を実際に近い形に置き換えたのが図1である。

Photo02:正確には"Annex B, R/C B, in 288-Pin, 1.2 V (VDD), PC4-1600/PC4-1866/PC4-2133/PC4-2400/PC4-2666/PC4-3200 DDR4 SDRAM Unbuffered DIMM Design Specification"のPage 9である。Annexとついている事から分かる通り、これはもともとのDDR4のSpecificationの補足分にあたり、Revision B1ガーバーについてのみ言及されている

図1:Photo02の上側の図を実際の近い形に置き換えたもの

ここでPhoto02に出てきた丸い円筒は配線であり、R1はチップ抵抗である。また、TL1から2本のTL2が分岐しているが、これは図1で言えばVIA経由で基板の表面と裏面の両側に信号が分岐し、そこからDDR4チップに配線が伸びると理解してほしい。

で、Photo02の下の表に移るとTL0、TL1、TL2という３つの数字はそれぞれ配線の長さを指している。つまりTL0+TL1+TL2の合計が、DIMMの端のピンから実際にDDR4チップ(の裏面にあるBall)までの信号の配線長ということになる。表1にデータピンの配線長の規定をまとめてみたが、Revision B1は最低でも25%程度、ものによっては半減していることが分かる。

これを実現するために、基板上の配置もいろいろ変更されている。Photo03とPhoto04は、B0ガーバーとB1ガーバーを比較したものであるが、一見すると2群に分かれたDDR4チップ間の配線が大きく異なることが分かる。

Photo03:上がB1ガーバーの試作品、下が(すでに販売が終了している)B0ガーバーの製品である。ちなみにラベルはこの時点では製品名が決まってなかった事もあってか、B0ガーバー用のものがそのまま張られていたそうである

Photo04:裏面。やはり上がB1ガーバー、下がB0ガーバーとなる。端子付近のチップ抵抗の配置にも注目

これをもう少し細かく見ると、

  • DDR4チップそのもの同士の間隔が狭まっている
  • 2群のDDR4チップの間隔はむしろ離れている
  • DDR4チップと端子の距離が狭まっている

といった事が分かるかと思う。この2種類のDIMMを重ね合わせるとより分かりやすいか……と思ったのだが、全然そうでもなかった(Photo05)ので、あきらめて図2のかたちにしてみた。

Photo05:Photo04をベースに重ね合わせてみたのだが、グレースケール化したり、透明度を変えてみたりしたものの、どうにも分かりにくかった。ただ雰囲気はお分かりかと思う

図2:それぞれのDIMMの違いを整理したもの

2種類のDIMMの相違点は

  • A・A'：DIMMの信号ピンからDDR4チップまでの距離が17.26mm→14.06mmに短縮
  • B・B'：DIMMチップ間の距離が36.00mm→30.15mmに短縮
  • C・C'：チップ抵抗が、集合抵抗アレイ(1005×4)から個別タイプ(0603)に変更
  • D：新たに電源用にパスコンが実装される

という形である。このうちA・A'やB・B'に関しては配線短縮に役立つのがお分かりかと思うが、C・C'が分かりにくいかもしれない。例えば集合抵抗をつかうと、信号の配線は図3のようになる。どうしても集合抵抗のところで配線を集める必要がある。その分遠回りとなるため、若干とはいえ配線長が伸びる。

図3:B0ガーバーを使ったDIMM

図4:B1ガーバーを使ったDIMM

ところが集合抵抗を使わないと、図4の様に配線が楽になるから、調整もしやすい。ではなんでいままでは集合抵抗を使ったかといえば、コストの問題である。個別の抵抗を4つ使うよりも、集合抵抗1つで済ませた方が当然ながら安価だし、実装にしても楽である。

なにしろメモリは高価な製品ではない(というか、常にコスト低減の圧力が掛かっている代表的な部品である)から、原価や量産コストはなるべく抑えたいのだが、集合抵抗をやめたことで、明らかに部品原価は引きあがっている。ただこうした細かな努力により、配線長を短縮する事に成功したというわけだ(Photo06,07)。

Photo06:こちらがRevision B0のもの。まずピンから信号が集合抵抗に集まり、ここからもう一度分散してゆくのが分かる

Photo07:こちらがRevision B1のもの。配線がもっとストレートになっているのが分かる

配線が短くなるとどんな効果があるのか

ところで「配線が短縮すると何がうれしいのか」と疑問に思った人もいるだろう。実は配線長が短くなっても、それによるレイテンシの削減効果はほとんどない。銅配線の電気信号の速度は、条件によっていろいろ変わるが、ラフに言って光速の1/3程度、つまり秒速10万Kmほどであるとされる。

言い換えれば10^11 mm/secである。ここで例えば配線長が10mm縮まるとどの程度レイテンシが減るかといえば、10^-10sec＝100psec(0.1nsec)である。DDR4-2133は2133MHz、つまり1cycleの転送にかかる時間は0.5ns弱といったところなので、実際にはPhoto03のラベルにあるようにCL(CAS Latency)は15だから7nsほどになる。これが0.1nsほど増えても、影響は無いに等しい。

それより大きな要素は、DIMM上の配線によって形成される寄生容量、それと配線抵抗によって形成されるRC回路の影響である。RC回路というのは名前の通り抵抗(R)とコンデンサ(C)が接続されている回路であるが、ここに電圧をかけて電流を流すと一定の周期で発振を起こすようになる。問題はこの一定の周期(共振周波数)を上回る速度で信号を流すのが非常に困難ということで、なので共振周波数をなるべく高くとらなければいけない。

この共進周波数fは f＝1÷(R×C) として示されるので、要するにRなりCをなるべく小さく抑えないといけないことになる。ただRの配線抵抗は基本材質で決まってしまう。抵抗を減らすためには、配線を太くするか、短くするしか無い。ただし太くするのは後述の理由で不可能である。

一方Cの寄生容量とは、要するに配線とGND層を絶縁体で挟むと、コンデンサが形成されてしまうというものある。この容量を減らすためには、誘電率を下げるか、厚みを増すか、面積を減らすしか無い。

しかし、誘電率が低い絶縁体は非常に高価なので、コストアップにつながってしまい、普通は受け入れられない。また厚みに関しても、DIMMスロットに物理的に装着できる、という制限があるのでそうそう厚くもできない。となると面積を減らすことになるが、だからといって線の幅を細くするのにも限界があるので、あとはひたすら長さを減らすしか無い。

ということでやっと話が戻ってきたが、配線を短縮すると寄生容量と配線抵抗の両面で効果があることになる。先に表1で短縮率が24%～50%と紹介したが、24%の場合でも共振周波数は倍近くまで引きあがることになる。

要するに、Revision B0のガーバーの場合、これが問題になるほどギリギリのスペックになっており、配線の短縮によりこれを解決したのがRevision B1ガーバーと理解すれば良い。

ちなみにJEDECはこのRevision B1ガーバーでDDR4-2400までの動作は問題ないとしている。それ以上動作するかしないか、は現時点ではまだ評価の対象になっていないようだ。