半導体設計ツールの大手ベンダCadence Design Systemsの日本法人である日本ケイデンス・デザイン・システムズは7月22～23日、顧客向けの講演会兼展示会「DA SHOW/CDNLive! Japan 2010」を東京・明治記念館で開催した。23日の午後にはアナログLSI設計技術に関するスペシャル・セッション「アナログマイスターが語るデジタル・アシスト・アナログ技術」が設けられた。アナログLSI設計の最新状況が分かる、非常に興味深いセッションだったので、その概要をご紹介したい。

スペシャル・セッションは始めに、日本の半導体産業を代表するアナログ・マイスター(アナログLSI設計のベテラン技術者)5名と、主催者である日本ケイデンスの社員1名の合計6名が短いプレゼンテーションを実施し、その後で質疑応答の時間を設けるという進行だった。実際には1時間50分の時間枠の大半をプレゼンテーションが占め、質疑応答には10分程度が確保された。

プレゼンテーションをされたアナログ・マイスターは以下の5名である。

• 松澤昭氏(東京工業大学、モデレーター)
• 道正志郎氏(パナソニック)
• 松浦達治氏(ルネサス エレクトロニクス)
• 長谷川恭正氏(ソニー)
• 濱田基嗣氏(東芝)

さらに日本ケイデンスから、アート・シャルデンブランド氏が登壇した。

スペシャル・セッションの講演者。左からシャルデンブランド氏、濱田氏、長谷川氏	スペシャル・セッションの講演者。左から松浦氏、道正氏、松澤氏

デジタル補償で消費電力とシリコン面積を縮小

最初に松澤氏が「デジタルアシスト技術の概要」と題して講演した。アナログ回路の性能を評価する指標には、精度や歪み、雑音、周波数特性、消費電力、コストなどがある。この中で検出がきわめて難しいのが歪み(非直線性または非線形性)であり、従来のアナログ回路設計ではオペアンプの高い利得と負帰還を利用して歪みを抑制してきた。しかし半導体製造技術の微細化と電源の低電圧化によってオペアンプの利得が急速に下がっており、最先端のアナログ回路ではオペアンプと負帰還に頼れなくなりつつあるとする。

またLSIを構成する素子(トランジスタやキャパシタなど)の特性バラつきが微細化を妨げている。素子の大きさ(シリコン面積)をある程度以上に保たないと、素子のバラつきを抑えられない。素子のシリコン面積を大きくすると今度は、消費電力が増大してしまう。消費電力を小さくするためには、素子を小さくし、なおかつ、素子の特性バラつきを抑えたい。このために、デジタル回路でバラつきを補正する。

講演では例えば、比較器(コンパレータ)のオフセット電圧が13.7mVあったのをデジタル補正によって1.69mVに低減した回路の測定結果を示していた。微細なCMOS回路であれば、デジタル補正回路を搭載してもシリコン面積を大幅に縮小できるとする。

2チャネルADCの利得やオフセットなどを補正

続いて道正氏が「システムLSIにおけるデジタル補正技術」と題して講演した。道正氏もCMOSの微細化によって利得が減少し、従来のような非線形性抑圧手法は使えなくなったと述べた。非線形項が多くなるため、デジタル回路を用いた補正技術(デジタル・アシスト技術)が必須になっているとする。

そしてデジタル補正技術が効力を発揮する分野を示した。最も得意とするのはデバイスのミスマッチ、すなわち特性バラつきを補正すること。次いで利得の補正とDC非線形性の補正に有効だとした。デジタル回路を複雑化すれば、ほとんどのアナログ特性を補正できるものの、回路規模やシリコン面積などの増大に注意すべきだと述べていた。

それからダブルサンプリングのパイプライン方式A/Dコンバータ(ADC)で2チャネル間の利得とオフセットの補正、容量バラつきの補正、パイプライン段の残留電荷の補正にデジタル回路を適用した事例を紹介した。デジタル補正をかけることによってパイプライン段の残留電荷に起因する微分非直線性誤差がきれいに除去される測定結果を見せていた。

ADCの動作中にバックグラウンドで補正をかける

道正氏の次は、松浦氏が「高性能ADC・RFトランシーバにおけるデジタルアシストアナログ技術」と題して講演した。CMOSを微細化していったときに、ADCとRF(無線周波数)回路の設計でどのような問題が起きているかをまず、説明した。ADC設計では、アンプの利得が確保しづらくなるとともに、ミスマッチバラつきが大きくなる。RF回路設計では、直交変調におけるI信号とQ信号のミスマッチ、それから歪み(3次および2次の非線形性)が増大してしまう。

デジタル・アシスト技術を駆使すると、これらの問題はすべて解消できるとした。コストを考慮しなければ、熱雑音といった原理的な制約に行き着くまで、性能を高められる。

それから超高速ADCにデジタル・アシスト技術を適用した事例を紹介した。サンプリング速度が2GSpsを超える6ビットADCを微細CMOSで設計した。このADCは特性のそろった数多くのプリアンプとコンパレータを内蔵する。しかし微細CMOSでは特性をそろえることが難しい。そこで動作中にバックグラウンドでプリアンプとコンパレータの校正を実行し、特性バラつきを補正した。その結果、ADCの積分非直線性誤差(INL)と微分非直線性誤差(DNL)を劇的に改善できた。