ファウンドリ大手Taiwan Semiconductor Manufacturing(TSMC)の日本法人であるTSMCジャパンは2月23日、同社の先端プロセス技術およびパートナー企業の活動内容の紹介を行う「TSMC 2010 Executive Forum on Leading Edge Technology」を開催し、40nmプロセス以降の先端プロセスなどの動向の解説を行った。

TSMCでR&Dを統括する同社Senior Vice President of R&DのShang-Yi Chiang氏は、40nmのプロセスの現状について、「40nmプロセスはすでに提供を開始しているが、我々が予想していた以上に早い立ち上がりが求められた。立ち上げ当初に生じたさまざまな問題はすでに2009年後半には解決済みで、現在は他のプロセスと同程度の歩留まりを達成しており、今後は生産能力の増強を推し進めていくつもりだ」と説明する。

また、28nmプロセス以降のロードマップについては、携帯機器向けのローパワー(LP)プロセス「CLN28LP」がpoly-Siをゲート材料のベースとしたSiONを採用したものとして、2010年の6月末からの提供を予定しているほか、同9月末には、同社としては初めてHigh-K/メタルゲート(HKMG)を導入したハイパフォーマンス(HP)プロセス「CLN28HP」の提供を、2010年末/2011年初頭には携帯機器向けにHKMGを用いた「CLN28HPL」の提供をそれぞれ予定している。

さらに、それ以降のプロセスロードマップも提示、20nmプロセスのHPプロセス「CLN20G」を2012年第3四半期から、同LPプロセス「CLN20LP」を2013年第2四半期から予定しているとした。

TSMCの各プロセスで用いられるプロセス技術の概要(会場は撮影、録音が禁止であったため、スライドはすべて配布資料をスキャナで読み込んだものとなっている。そのため画質が荒いと感じる方もいるかもしれないが、ご了承いただきたい)

順調な歩留まりに達したという40nmプロセスだが、2009年には300mmウェハで累計10万枚の出荷を達成したという。「マーケットシェアでは80%のシェアを40nmプロセスで獲得している。競合と比べて、今までの学習経験を活用することで歩留まりの問題などを解消できており、先んじることができた」(同)とするほか、欠陥密度は0.1～0.3/平方インチに到達したほか、リーク電流の低減も1カ月ごとに下げることに成功してきており、「カスタマの要求するラインを2009年11月に切ることに成功、それ以降はより下げる開発が行われており、それに合わせてテープアウト数も今後さらに増えることが見込まれる」(同)と、同社の業績としても、2009年第4四半期に40nmプロセスのみで9%に到達、利益の押し上げに貢献していることを強調する。

40nmプロセスの順調な立ち上がりは同社の業績にも貢献している