IBMのモンスターチップ「POWER7」

Hot Chips 21のトリを飾ったのがIBMのPOWER7に関する2件の論文発表である。POWER7のチーフエンジニアのRon Kalla氏はプロセサのCPUのテクノロジとコア周りが中心の発表。そして、ストレージハイアラキーとSMPのチーフアーキテクトのWilliam Starke氏はキャッシュ以下のメモリ階層などが中心の発表であった。

IBMのPOWER7について発表するRon Kalla氏(左)とWilliam Starke氏(右)

POWER7は8コアプロセサであり、各コアは4つのスレッドをサポートするので、チップ全体では32スレッドの並列実行が可能である。そして、各コアに専属の256KBの2次キャッシュと、全コアでシェアされる32MBの3次キャシュを搭載している。この巨大な3次キャシュはエンベッデッドDRAM(eDRAM)で作られている。POWER5や同6などでもeDRAMの3次キャッシュを採用していたが、DRAMの製造プロセスと超高速のCPU用のSOIトランジスタを作るプロセスの両立が難しかったため、3次キャッシュとCPUとは別チップであった。それを今回は同一チップに組み込んできた。POWER7チップのトランジスタ数は12億であるが、このeDRAMの3次キャッシュを通常のSRAMで作ったとすると27億トランジスタに相当するという。

eDRAMテクノロジを使って3次キャッシュをCPUチップに内蔵したことにより、3次キャッシュのアクセスが高速となり、かつ、バンド幅も大きくすることが可能になった。そのため、各コア内蔵する2次キャッシュは256KBとサイズの縮小が可能となり、間接的に8コア集積にも役立っている。

使用する半導体プロセスはIBMの45nm SOI CMOSプロセスであり、チップサイズは567mm²と発表されたが、クロック周波数や消費電力は公表されなかった。

8コアと32MBのeDRAMの3次キャッシュを搭載するPOWER7チップ

POWER7は8コアを搭載するが、発熱の制限されるブレードや小規模システム向けには2コアや4コアの構成でメモリチャネルやプロセサ間リンクの幅を半減した構成も可能であるという。

POWER7は2個のメモリコントローラを搭載し、各コントローラから4本の高速シリアルリンクを出し、その先にAdvanced Bufferチップを付け、2チャンネルのDDR3チャネルを出すという構成で、POWER7チップ全体ではDDR3-1600を16チャネル接続でき、合計のピークバンド幅は180GBpsで、実効メモリバンド幅は100GBpsを超えるという。

プロセサチップ間のリンクは3GHzで動作し、バンド幅は360GBps、I/Oリンクは50GBpsで、チップの合計バンド幅は590GBpsというモンスターチップである。

POWER7のメモリ系

そして、4チップを搭載するMCMを8個使用するハイエンドシステムをグルーチップなしで完全結合で接続することができ、全体では512コア、DIMM 1,024枚のシステムとなる。そして、このメインメモリは共通メモリであり、どのプロセサコアからもアクセスすることができる巨大なメモリ空間を構成する。